特許

J-GLOBAL ID：200903054834190018

半導体素子の製造方法

発明者： 下川 公明 ,  宇佐見 隆志
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-085659
公開番号（公開出願番号）：特開平5-291411
出願日： 1992年04月07日
公開日（公表日）： 1993年11月05日
要約：

【要約】【目的】 絶縁膜の平坦化により配線信頼性を向上させ、MOSFET寿命も十分に確保できる半導体素子の製造方法の提供【構成】 絶縁膜1上に配線層2を形成し、次にプラズマCVDシリコン酸化膜5を形成する。その後シリコン酸化膜6および第2配線層4を形成する。プラズマCVDによりシリコン酸化膜5形成するときに、赤外吸収スペクトルの1060cm-1付近に出るSi-Oメインピークの半値巾が115cm-1以上になるように制御して成膜する。

請求項（抜粋）：

パターニングされた金属配線層の上方に絶縁層を形成する半導体素子の製造方法において、前記絶縁層の形成は、プラズマCVDシリコン酸化膜を、赤外吸収スペクトルにおいて1060cm-1付近のSi-Oメインピーク半値巾が115cm-1以上になるように制御して成膜する第一工程と、常圧CVD法あるいは減圧CVD法により成膜するTEOS-O3 CVDシリコン酸化膜や、無機系SOG膜などの少なくとも400°C以下の温度範囲においてH2 O分子数1×1015cm-2以上の水分を脱離放出する膜を成膜する第二工程とを含み、前記第一工程と第二工程とを順に行うことを特徴とする半導体素子の製造方法。

IPC (4件)：

H01L 21/90 ,  C23C 16/30 ,  H01L 21/31 ,  H01L 21/316

引用特許：

審査官引用 (4件)

• 特開昭60-035521
  
• 特開平2-209753
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平4-045170   出願人：富士ゼロックス株式会社
• 特開平4-196322