マスタスライスの自動レイアウト設計方法

発明者：
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-271936
公開番号（公開出願番号）：特開平10-116970
出願日： 1996年10月15日
公開日（公表日）： 1998年05月06日
要約：

【要約】【課題】短い配線長で、マスタスライス型集積回路のレイアウトを自動設計する。【解決手段】マスタ基板上に、各々トランジスタ33,34を含む分割領域35,36を得る。次に、分割領域35で下地素子の中から1kΩの抵抗素子31A,31B、5kΩの抵抗素子31D,31Eをトランジスタ33に接続すべき12kΩの回路素子に割り当て、直列に接続して12kΩの抵抗値を持つ合成抵抗31を実現する。同様に、分割領域36で下地素子の中から1kΩの抵抗素子32A、5kΩの抵抗素子32Bをトランジスタ34に接続すべき6kΩの回路素子に割り当てて、直列に接続して6kΩの抵抗値を持つ合成抵抗32を実現する。

請求項（抜粋）：

マスタ基板上のレイアウトを決めるように、前記マスタ基板上に予め形成された下地素子を半導体集積回路の回路素子に自動的に割り当てるためのマスタスライスの自動レイアウト設計方法であって、同じ種類の優先下地素子を各々1個含むように前記マスタ基板全体を複数の分割領域に縦横に分割する第1の工程と、前記半導体集積回路の回路素子であり優先下地素子と同じ種類である優先回路素子の各々に優先下地素子を割り当てる第2の工程と、優先回路素子に接続されるべき一般回路素子の各々に、対応する優先下地素子と同じ分割領域内の一般下地素子の最適な組合せを割り当てる第3の工程とを備えたことを特徴とする方法。

IPC (2件)：

H01L 27/118 , G06F 17/50

FI (2件)：

H01L 21/82 M , G06F 15/60 658 B

引用特許：

審査官引用 (6件)

特開平4-311057
特開平4-311057
特開平4-311057

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