特許

J-GLOBAL ID：200903055170280673

半導体パッケージの製造方法

発明者： 奈須 嘉夫
出願人/特許権者： 株式会社フジクラ
代理人 (4件)： 志賀 正武 ,  高橋 詔男 ,  渡邊 隆 ,  青山 正和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-386722
公開番号（公開出願番号）：特開2005-150452
出願日： 2003年11月17日
公開日（公表日）： 2005年06月09日
要約：

【課題】 本発明は、封止層中へのパーティクルの混入やボイドの発生を抑えることができる半導体パッケージの製造方法を提供する。【解決手段】 本発明の半導体パッケージの製造方法は、電極11を有する複数の集積回路1と、集積回路1の間に配されたスクライブライン3と、試験用電極13とを備えてなる半導体ウェハ2上のうち、集積回路1とスクライブライン3と試験用電極13を覆うように絶縁層4を形成する工程Aと、絶縁層4のうち電極11に整合する領域に開口部を形成する工程Bと、絶縁層4がスクライブライン3と試験用電極13を被覆した状態を保ちつつ、開口部を介して電極11に接続された再配線層6を形成する工程Cと、集積回路1と絶縁層4と再配線層6を封止する封止層7を形成する工程Dと、絶縁層4と封止層7のうちスクライブライン3に整合する領域を除去して切り込み溝8を形成する工程Eとを少なくとも具備する構成とする。【選択図】 図9

請求項（抜粋）：

一方の面に、電極(11)を有する複数の集積回路(1)と、隣り合う前記集積回路(1)の間に配されたスクライブライン(3)と、該スクライブラインに形成された試験用電極(13)とを備えてなる半導体ウェハ(2)を用いて半導体パッケージを製造する方法であって、 前記半導体ウェハ上のうち、少なくとも前記集積回路と前記スクライブラインと前記試験用電極を覆うように絶縁層(4)を形成する工程Aと、 前記絶縁層のうち、前記電極に整合する領域に開口部(41)を形成する工程Bと、 前記絶縁層が前記スクライブラインと前記試験用電極を被覆した状態を保ちつつ、前記絶縁層の開口部を介して前記電極に接続された再配線層(6)を形成する工程Cと、 前記集積回路と前記絶縁層と前記再配線層を封止する封止層(7)を形成する工程Dと、 前記絶縁層と前記封止層において、前記スクライブラインに整合する領域を除去して切り込み溝(8)を形成する工程Eとを少なくとも具備することを特徴とする半導体パッケージの製造方法。

IPC (4件)：

H01L23/12 ,  H01L21/301 ,  H01L21/306 ,  H01L21/3065

FI (4件)：

H01L23/12 501P ,  H01L21/302 105A ,  H01L21/306 C ,  H01L21/78 L

Fターム (15件)：

5F004BA04 ,  5F004CA02 ,  5F004CA03 ,  5F004DA01 ,  5F004DA26 ,  5F004DB23 ,  5F004EA05 ,  5F004EB04 ,  5F043AA37 ,  5F043AA38 ,  5F043BB21 ,  5F043DD07 ,  5F043EE04 ,  5F043FF04 ,  5F043GG01

引用特許：

出願人引用 (1件)

• チップサイズパッケージの製造方法
  公報種別：公開公報   出願番号：特願2002-103224   出願人：沖電気工業株式会社