特許
J-GLOBAL ID：200903055330178005
同期型半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-020173
公開番号（公開出願番号）：特開平7-230688
出願日： 1994年02月17日
公開日（公表日）： 1995年08月29日
要約：
【要約】【目的】外部から供給される制御信号及びアドレス信号を外部から供給されるクロック信号に同期させて取り込む同期型半導体記憶装置、例えば、SDRAMに関し、入力回路部の消費電力の低減化を図る。【構成】チップセレクト信号/CS=Hレベルの場合には、差動増幅回路活性化信号φE=Lレベルとし、入力回路203〜20mの初段回路をなす差動増幅回路を非活性状態とし、チップセレクト信号/CS=Lレベルとされる場合だけ、差動増幅回路活性化信号φE=Hレベルとし、入力回路203〜20mの初段回路をなす差動増幅回路を活性状態とし、入力回路203〜20mの初段回路をなす差動増幅回路が常時、活性状態とならないようにする。
請求項（抜粋）：
外部から供給される制御信号及びアドレス信号を外部から供給されるクロック信号に同期させて取り込む同期型半導体記憶装置において、前記制御信号のうち、チップの選択を指示するチップ・セレクト信号以外の制御信号及び前記アドレス信号の各ビットのそれぞれに対応させて、差動増幅回路活性化信号により活性、非活性が制御される差動増幅回路を初段回路とする入力回路を設けると共に、前記差動増幅回路活性化信号として、前記チップ・セレクト信号のレベル変化に対応してレベル変化し、前記チップ・セレクト信号が活性レベルに変化した場合には、活性レベルに変化する差動増幅回路活性化信号を出力する差動増幅回路活性化回路を設けていることを特徴とする同期型半導体記憶装置。
IPC (2件)：
G11C 11/407
, G11C 11/401
G11C 11/34 354 C
, G11C 11/34 362 Z
