特許

J-GLOBAL ID：200903055613569493

半導体記憶装置

発明者： 大塚 伸朗
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-333062
公開番号（公開出願番号）：特開2000-163994
出願日： 1998年11月24日
公開日（公表日）： 2000年06月16日
要約：

【要約】【課題】 入力データのセットアップ時間及びホールド時間のテスト時間を削減し、またテストの信頼性を向上させること。【解決手段】 アドレスデータはパッド、入力バッファを通してアドレスレジスタに取り込まれ、メモリコアのリード、ライト動作に使用される。セットアップ及びホールド時間のテスト時、制御回路によりマルチプレクサがパス側に切り換わり、アドレスレジスタの出力側と出力レジスタとが接続され、アドレスレジスタに保存されているアドレスデータが出力レジスタに直接転送される。これにより、出力レジスタのアドレスデータが入出力パッドを通して外部のテスターなどに読み出され、入力アドレスデータそのものを正しいかどうかチェックできる。直接入力アドレスをチェックするため、上記テストを短時間且つ高信頼性で行うことができる。

請求項（抜粋）：

外部入力クロックに同期して入力されたアドレスデータを保存するレジスタ群と、データを外部に出力する出力回路群と、テストモード時、前記レジスタ群に保存されたアドレスデータを読み出して前記出力回路群に直接転送することにより外部に出力する読み出し手段とを具備したことを特徴とする半導体記憶装置。

IPC (5件)：

G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/413 ,  G11C 11/407 ,  G11C 11/401

FI (7件)：

G11C 29/00 671 M ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 J ,  G11C 11/34 341 D ,  G11C 11/34 362 S ,  G11C 11/34 371 A

Fターム (40件)：

2G032AA07 ,  2G032AC10 ,  2G032AD06 ,  2G032AE07 ,  2G032AE10 ,  2G032AE11 ,  2G032AG02 ,  2G032AG07 ,  2G032AH01 ,  2G032AK14 ,  2G032AK16 ,  2G032AL00 ,  5B015HH01 ,  5B015HH03 ,  5B015JJ21 ,  5B015KB35 ,  5B015KB43 ,  5B015KB84 ,  5B015KB91 ,  5B015MM07 ,  5B015NN03 ,  5B015RR01 ,  5B024AA15 ,  5B024BA21 ,  5B024BA29 ,  5B024CA07 ,  5B024EA02 ,  5B024EA04 ,  5L106DD03 ,  5L106DD12 ,  5L106DD32 ,  5L106EE01 ,  5L106EE03 ,  5L106GG05 ,  9A001BB04 ,  9A001HH34 ,  9A001JJ45 ,  9A001KZ31 ,  9A001KZ54 ,  9A001LL05

引用特許：

審査官引用 (2件)

• 同期式半導体記憶装置及びその試験方法
  公報種別：公開公報   出願番号：特願平6-205264   出願人：富士通株式会社
• 特開昭63-316595