特許
J-GLOBAL ID：200903055729003942
半導体素子の金属配線形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-365689
公開番号（公開出願番号）：特開2003-338539
出願日： 2002年12月17日
公開日（公表日）： 2003年11月28日
要約：
【要約】 (修正有)【課題】 デュアルダマシン工程による半導体素子の金属配線形成方法を提供する。【解決手段】 半導体基板700上の導電層702上にストッパー膜704a、層間絶縁膜706、ハードマスク層708b、を形成する段階と、ハードマスク層及び層間絶縁膜をエッチングして導電層上に形成されたストッパー膜の表面を露出させるビアホール712を形成する段階と、ビアホールを媒介物質層で埋め込む段階と、ハードマスク層の一部をエッチングしてビアホールの少なくとも一部と重畳される配線領域を限定するハードマスクパターンを形成する段階と、ビアホールから媒介物質層を除去後、ハードマスクパターンをエッチングマスクとして層間絶縁膜の一部をエッチングして配線領域718を形成後、ビアホール内に残留するストッパー層を除去する段階と、ビアホール及び配線領域に導電物質を埋め込む段階と、から成る。
請求項（抜粋）：
半導体基板上に形成された導電層上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に前記導電層に対応してビアホールを限定する第1フォトレジストパターンを形成する段階と、前記第1フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜をエッチングして前記導電層上に形成されたストッパー膜の表面を露出させるビアホールを形成する段階と、前記第1フォトレジストパターンを除去する段階と、前記ビアホールを媒介物質層として埋め込む段階と、前記ハードマスク層の一部をエッチングして前記ビアホールの少なくとも一部と重畳される配線領域を限定するハードマスクパターンを形成する段階と、前記ビアホールから前記媒介物質層を除去する段階と、前記ハードマスクパターンをエッチングマスクとして前記層間絶縁膜の一部をエッチングして配線領域を形成する段階と、前記ビアホール内に残留する前記ストッパー層を除去する段階と、前記ビアホール及び配線領域に導電物質を埋め込む段階と、を含む半導体素子の金属配線形成方法。
Fターム (21件)：
5F033KK01
, 5F033KK11
, 5F033MM02
, 5F033QQ11
, 5F033QQ25
, 5F033QQ27
, 5F033QQ28
, 5F033QQ37
, 5F033RR01
, 5F033RR03
, 5F033RR04
, 5F033RR06
, 5F033RR09
, 5F033RR11
, 5F033RR14
, 5F033RR15
, 5F033RR29
, 5F033SS04
, 5F033SS15
, 5F033TT01
, 5F033XX15
