特許

J-GLOBAL ID：200903055760387333

半導体装置の製造方法

発明者： 久保田 剛 ,  松井 嘉孝 ,  岩出 健次 ,  北村 敏彦 ,  間瀬 康一 ,  八尋 和之 ,  冨田 健一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-234347
公開番号（公開出願番号）：特開2000-068273
出願日： 1998年08月20日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】ウエハエッジ部の絶縁膜に膨れや剥離に起因するダストにより、配線の歩留まりが低下していた。【解決手段】本発明の半導体装置の製造方法は、SiO2 膜12に形成された配線溝13をCu膜14により充填する。次いで、ウエハエッジ部52に残存するCu膜14をウエットエッチングやレーザ、CMPにより除去した後、全面にP-SiN膜15を形成する。

請求項（抜粋）：

半導体基板上に第1の絶縁膜を形成する第1の工程と、前記第1の絶縁膜に溝を形成する第2の工程と、前記半導体基板の全面上に導電性材料膜を形成して前記溝中に前記導電性材料を充填する第3の工程と、前記第1の絶縁膜上の前記導電性材料膜を除去する第4の工程と、前記第1の絶縁膜の周縁に位置する前記半導体基板上の前記導電性材料膜を除去する第5の工程と、前記半導体基板の全面上に第2の絶縁膜を形成する第6の工程とを含むことを特徴とする半導体装置の製造方法。

FI (2件)：

H01L 21/88 M ,  H01L 21/88 K

Fターム (14件)：

5F033AA04 ,  5F033AA09 ,  5F033AA11 ,  5F033AA12 ,  5F033AA15 ,  5F033AA61 ,  5F033AA64 ,  5F033AA67 ,  5F033AA72 ,  5F033BA17 ,  5F033BA46 ,  5F033EA02 ,  5F033EA25 ,  5F033EA28

引用特許：

出願人引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-275934   出願人：日本電気株式会社