特許
J-GLOBAL ID：200903055857490791
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-031091
公開番号（公開出願番号）：特開平11-233646
出願日： 1998年02月13日
公開日（公表日）： 1999年08月27日
要約：
【要約】【課題】CMOSFETのチタンサリサイド工程において、p+ 型ソースドレイン領域上のシリサイド化反応をn+ 型ソースドレイン領域と同程度に抑制することにより、n型MOSFETでの低抵抗化とp型MOSFETでのオーバーグロースの抑制を同時に行う。【解決手段】n+ 型ソースドレイン領域61およびn+ 型ゲート電極62を形成する。その後、p+ 型ソースドレイン領域65およびp+ 型ゲート電極66形成し、さらに同一レジスト63をマスクとしてAs+ 67をイオン注入して、p+型ソースドレイン領域65およびp+ 型ゲート電極66表面にAsを高濃度に含んだ層68を形成する。活性化熱処理を行った後、チタンシリサイド化を行う。各領域での表面のAs濃度を同程度にしているため、シリサイド化反応が均一に進み、第1シンターの温度を高くしてnMOS側でのチタンシリサイドの低抵抗化を図った場合でも、pMOS側のオーバーグロースを抑制することができる。
請求項（抜粋）：
半導体基板に、絶縁物からなる素子分離領域を形成する工程と、前記半導体基板に第1導電型のウェル領域を形成する工程と、前記半導体基板に第2導電型のウェル領域を形成する工程と、前記半導体基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート電極側面に絶縁物からなるサイドウォールを形成する工程と、第2導電型のMOSFET形成予定領域上を第1のレジストでマスクする工程と、第1導電型の不純物をイオン注入して第1導電型のソースドレイン領域および第1導電型のゲート電極を形成する工程と、前記第1のレジストを除去する工程と、第1導電型のMOSFET形成予定領域上を第2のレジストでマスクする工程と、第2導電型の不純物をイオン注入して第2導電型のソースドレイン領域および第2導電型のゲート電極を形成する工程と、第1導電型の不純物をイオン注入して前記第2導電型のソースドレイン領域表面部分および前記第2導電型のゲート電極表面部分に第1導電型の不純物を含む層を形成する工程と、前記第2のレジストを除去する工程と、熱処理を行う工程と、前記第1導電型のソースドレイン領域および前記第1導電型のゲート電極および前記第2導電型のソースドレイン領域および前記第2導電型のゲート電極の表面をシリサイド化することにより、前記第1導電型のソースドレイン領域および前記第1導電型のゲート電極領域および前記第2導電型のソースドレイン領域および前記第2導電型のゲート電極領域にそれぞれ第1のシリサイド層および第2のシリサイド層および第3のシリサイド層および第4のシリサイド層をそれぞれ形成する工程を具備することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H01L 21/28 301
H01L 27/08 321 F
, H01L 21/28 301 T
