特許

J-GLOBAL ID：200903056091428874

マイクロコンピュータ

発明者： 西村 光充
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 井ノ口 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平4-086335
公開番号（公開出願番号）：特開平5-249261
出願日： 1992年03月10日
公開日（公表日）： 1993年09月28日
要約：

【要約】【目的】 マイクロコンピュータにキャプチャ機能を備えるため、高速パルスの時間計測できるキャプチャ回路を構成することにある。【構成】 供給されるクロックに基づいてカウンタ150の内容を更新し、キャプチャレジスタ選択回路10により、トリガ信号入力毎に複数個のキャプチャレジスタ110,120,150のなかから1つを選択して、他のキャプチャレジスタの内容を変化させることなく、選択された1つのキャプチャレジスタの内容のみをラッチさせる。キャプチャレジスタ選択回路10では、1度目に発生したトリガ信号を記憶するためDラッチ回路131およびRSラッチ回路133を備える。2度目に発生したトリガ信号を判別するため、AND回路136を備え、2度目に発生したトリガ信号を記憶するため、Dラッチ回路134およびRSラッチ回路137を備える。更に、ラッチ条件を判別するため、インバータ135,138およびAND回路112,122を備える。

請求項（抜粋）：

プログラムまたはデータを記憶するためのメモリと、前記プログラムに従って演算処理を実行するためのCPUとを備えたマイクロコンピュータにおいて、供給されるクロックにもとづいて内容を更新するための単数または複数個のカウンタと、前記カウンタの内容をラッチするための複数個のキャプチャレジスタと、前記キャプチャレジスタが前記カウンタの内容をラッチするタイミングを指定するための単数または複数のトリガ信号と、トリガ信号入力時に前記カウンタの内容をラッジするキャプチャレジスタを選択し、同一キャプチャレジスタが連続して前記カウンタの内容をラッチすることを禁止するためのキャプチャレジスタ選択回路とを、備えたマイクロコンピュータ。

IPC (2件)：

G04F 10/04 ,  G06F 15/78 510

引用特許：

審査官引用 (2件)

• タイマ回路
  公報種別：公開公報   出願番号：特願平3-360053   出願人：三菱電機株式会社
• 特開昭62-163796