特許

J-GLOBAL ID：200903056147820780

銅配線製造方法

発明者： 高橋 誠一 ,  村田 真朗 ,  楠本 淑郎
出願人/特許権者： 日本真空技術株式会社
代理人 (1件)： 石島 茂男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-249266
公開番号（公開出願番号）：特開平10-074761
出願日： 1996年08月30日
公開日（公表日）： 1998年03月17日
要約：

【要約】【課題】ボイドのない銅配線が得られる銅配線製造方法を提供する。【解決手段】 基板10上に形成された凹部131、132内を銅材料で充填して銅配線を形成する際、絶縁膜12上での銅薄膜16の等方的な成長を開始した後、凹部131、132側面に形成された銅薄膜16が互いに接触する前にその成長を停止させ、次いでアニール処理を行う。銅薄膜16の成長の際には凹部131、132内には閉塞した空間が形成されていないので、アニール処理による銅薄膜16の流動化によって周囲の銅材料が凹部131、132内に引き込まれ、銅材料で充填することができる。銅薄膜の等方的な成長にはCVD法を用いるとよい。

請求項（抜粋）：

基板上に形成され、凹部が設けられた絶縁膜上に銅薄膜を形成し、前記凹部を銅材料で充填する銅配線製造方法において、前記銅薄膜の等方的な成長を開始した後、前記凹部側面に形成された前記銅薄膜が互いに接触する前にその成長を停止させ、次いで熱処理を行って前記銅薄膜を流動化させることを特徴とする銅配線製造方法。

IPC (3件)：

H01L 21/3205 ,  C23C 16/44 ,  H01L 21/285

FI (3件)：

H01L 21/88 M ,  C23C 16/44 A ,  H01L 21/285 C

引用特許：

審査官引用 (1件)

• 半導体基板に導体路を形成する方法
  公報種別：公開公報   出願番号：特願平6-337039   出願人：インテル・コーポレーション