特許

J-GLOBAL ID：200903056155410400

局所的に薄くしたフィンを有するフィン型FET及びその形成方法

発明者： ジョシェン・シー・ベイントナー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (3件)： 坂口 博 ,  市位 嘉宏 ,  上野 剛史
公報種別：公開公報
出願番号（国際出願番号）：特願2005-059941
公開番号（公開出願番号）：特開2005-268782
出願日： 2005年03月04日
公開日（公表日）： 2005年09月29日
要約：

【課題】 トランジスタ・ボディ領域におけるフィンの厚さを小さくしたフィン型FETトランジスタ構造を製造するためのプロセスを提供する。 【解決手段】 フィン型FET集積回路において、フィンは、ボディ領域におけるボディ厚さを小さくし、次いでボディの外側のS/D領域において厚く形成して、導電性を向上させる。厚くすることはエピタキシャル堆積によって行い、一方、ゲートの下部をゲート・カバー層によって被覆して、フィン・レベルでゲートが厚くなることを防止し、これにより、S/Dに対してゲートを短くすることができる。【選択図】 図23

請求項（抜粋）：

フィン型FETを形成する方法であって、 シリコン基板上に、フィン高さおよびフィン厚さを有する少なくとも1つのフィンを形成するステップと、 前記フィン高さよりも大きいゲート高さを有し、ボディ領域において前記フィンと交差するゲートを形成するステップと、 前記ゲートおよびフィンを覆ってコンフォーマル層を形成するステップと、 前記フィンのソース/ドレイン領域において前記コンフォーマル層が除去されるまで前記コンフォーマル層を直接エッチングし、これによって、前記フィン高さまで前記ゲートを覆ってゲート・カバーを形成するステップと、 前記ゲート・カバーによって前記1組のフィンから前記ゲートを分離しながら、前記フィン厚さを増大させるステップと、 を備えることを特徴とする方法。

IPC (6件)：

H01L29/786 ,  H01L21/28 ,  H01L21/336 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49

FI (7件)：

H01L29/78 618C ,  H01L21/28 301A ,  H01L29/78 617J ,  H01L29/78 618A ,  H01L29/78 616M ,  H01L29/44 L ,  H01L29/58 G

Fターム (37件)：

4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104CC05 ,  4M104FF01 ,  4M104GG09 ,  5F110AA03 ,  5F110AA26 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE02 ,  5F110EE08 ,  5F110EE09 ,  5F110EE29 ,  5F110EE42 ,  5F110FF02 ,  5F110FF23 ,  5F110FF27 ,  5F110GG01 ,  5F110GG02 ,  5F110GG15 ,  5F110GG19 ,  5F110GG22 ,  5F110GG25 ,  5F110GG28 ,  5F110GG30 ,  5F110GG43 ,  5F110GG44 ,  5F110GG52 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK40 ,  5F110QQ02 ,  5F110QQ03 ,  5F110QQ11 ,  5F110QQ14

引用特許：

審査官引用 (2件)

• 二重ゲート電界効果トランジスタ
  公報種別：公開公報   出願番号：特願2001-069673   出願人：独立行政法人産業技術総合研究所
• 2重ゲート/2重チャネルMOSFET
  公報種別：公開公報   出願番号：特願2002-149900   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション