特許

J-GLOBAL ID：200903034296731460

2重ゲート/2重チャネルMOSFET

発明者： フセイン・アイ・ハナフィー ,  ジェフリー・ジェイ・ブラウン ,  ウェスリー・シー・ナツル
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-149900
公開番号（公開出願番号）：特開2003-017710
出願日： 2002年05月24日
公開日（公表日）： 2003年01月17日
要約：

【要約】【課題】 優れた短チャネル特性を有するチャネル長0.05μm未満の2重ゲート/2重チャネルMOSFET構造を形成する技法、ならびにこのような2重ゲート/2重チャネルMOSFET構造自体を提供する。【解決手段】 2重ゲート/2重チャネル構造を有するMOSFETデバイスを製造する本発明の技法はダマシン・プロセスを利用する。ゲートは、ゲート領域に位置する垂直厚約80nm以下のシリコン膜の両側にある。シリコン膜は構造の垂直チャネル領域の働きをし、ゲート領域に隣接した拡散領域を相互接続する。その2重チャネル特徴のため、本発明のデバイスの電流は、同じ物理幅を有する従来の平面MOSFETの電流の2倍である。

請求項（抜粋）：

2重ゲート/2重チャネルMOSFETデバイスを製造する方法であって、(a)絶縁領域の上に形成されたシリコン層を含む基板の表面に、パターニングされたハード・マスクを形成する段階と、(b)前記シリコン層の一部分の上およびパターニングされた前記ハード・マスクの一部分の上に、パターニングされたダミーのゲート・スタックを形成する段階と、(c)前記ハード・マスクおよび前記パターニングされたダミー・ゲートによって保護されていない前記シリコン層を前記絶縁領域の表面まで除去し、前記ハード・マスクおよび前記パターニングされたダミー・ゲート領域によって保護された前記シリコン層の露出した側壁を酸化することによって、ソース/ドレイン延長部分を形成する段階と、(d)前記絶縁領域の露出した表面に酸化層を形成し、前記パターニングされたダミー・ゲートの最上位ポリシリコン面まで前記酸化層を平坦化する段階と、(e)前記パターニングされたダミー・ゲートを前記ハード・マスクの表面まで除去して、前記酸化層に開口を設ける段階と、(f)前記開口の中にゲート・スタックを形成する段階と、(g)前記酸化層と前記ゲート・スタックに隣接した前記ハード・マスクとを除去し、前記絶縁領域と前記ゲート・スタックに隣接した部分の前記シリコン層とを露出させる段階とを含む方法。

FI (3件)：

H01L 29/78 617 N ,  H01L 29/78 618 C ,  H01L 29/78 617 K

Fターム (31件)：

5F110AA07 ,  5F110AA08 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE09 ,  5F110EE14 ,  5F110EE22 ,  5F110EE29 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF22 ,  5F110FF29 ,  5F110GG01 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG22 ,  5F110GG25 ,  5F110HJ23 ,  5F110HK05 ,  5F110QQ11 ,  5F110QQ19

引用特許：

審査官引用 (3件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-246289   出願人：株式会社東芝
• 電界効果型トランジスタ及びその製造方法
  公報種別：公開公報   出願番号：特願2000-113642   出願人：日本電気株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2001-224740   出願人：株式会社東芝