特許
J-GLOBAL ID：200903056239953450
半導体集積回路の設計方法および装置
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-131978
公開番号（公開出願番号）：特開平9-319775
出願日： 1996年05月27日
公開日（公表日）： 1997年12月12日
要約：
【要約】【課題】 ICの面積を大きくすることなく遅延時間を短くすることができるとともに設計時間を短縮することのできる半導体集積回路の設計方法および装置を実現すること。【解決手段】 途中に一個以上のトランジスタを有する複数の配線経路をもつ半導体集積回路の設計方法において、 所定の閾値以上のトランジスタを用いて回路設計した後、各々の配線経路の遅延時間を算出し、所定の遅延時間を超える配線経路について、その中のトランジスタの閾値を下げるように補正することを特徴とする半導体回路の設計方法。
請求項（抜粋）：
ネットリストに基づいて半導体集積回路を構成するトランジスタの配置および配線を設計する半導体集積回路の設計方法において、配置配線を設計した後に、各配線経路の遅延時間が予め定められた所定値以内であるかを確認し、該所定値を超える遅延時間の配線経路についてのみ遅延時間を短縮する修正を行うことを特徴とする半導体集積回路の設計方法。
IPC (2件)：
FI (4件)：
G06F 15/60 658 U
, G06F 15/60 656 D
, H01L 21/82 W
, H01L 21/82 C
