特許
J-GLOBAL ID：200903056315602034
チェック用パターンを有する半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-311428
公開番号（公開出願番号）：特開平7-161786
出願日： 1993年12月13日
公開日（公表日）： 1995年06月23日
要約：
【要約】【目的】チェック用パターンの電気的特性を測定することにより、回路素子としてのトランジスタのゲート電極を形状形成する際におけるエッチング状態をモニタする。【構成】チェック用パターン40は素子分離領域5により区画された拡散層領域1と配線パターン2を有している。配線パターン2は拡散層領域1を横切るように配置し素子分離領域5上を延在する複数の第1のパターン部25と、第1のパターン部25と成す内角24が拡散層領域1に対向配置するように素子分離領域5上で複数の第1のパターン部と接続する第2のパターン部26とを具備して構成されている。
請求項（抜粋）：
チェック用パターンを有する半導体装置において、前記チェック用パターンは素子分離領域により区画された拡散層領域と配線パターンとを具備し、前記配線パターンは前記拡散層領域を横切るように配置し前記素子分離領域上を延在する複数の第1のパターン部と、前記第1のパターン部と成す内角が前記拡散層領域に対向配置するように前記素子分離領域上で前記複数の第1のパターン部を接続する、該第1のパターン部と同一材料の第2のパターン部とを有して構成されていることを特徴とする半導体装置。
引用特許：
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