特許
J-GLOBAL ID：200903056618779662
メモリサブシステム
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-151738
公開番号（公開出願番号）：特開平8-185359
出願日： 1995年06月19日
公開日（公表日）： 1996年07月16日
要約：
【要約】【目的】NUMA方式の多階層キャッシュにおいて、少量のハードウェアの追加によりキャッシュのコヒーレンシ制御を可能とし、更に、主記憶からの高速レイテンシを可能にする。【構成】タグメモリ14(15)に格納されたタグ情報を参照してキャッシュのコヒーレンシー制御の返事を行う一方、タグ情報が“ダーティ”を示していた場合、主記憶12(13)から読み出されたデータを停止させ、ダーティラインのコピーバック処理の完了を待って正しいデータを要求元のプロセッサ1(2,3,4)に送るコントローラ内蔵のバスブリッジ14(15)を構築することにより、安価なハードウェアでかつ高速メモリサブシステムを提供する。
請求項（抜粋）：
主記憶が分散配置され、独立して動作する内部バスにそれぞれ接続されるキャッシュメモリ内蔵の少なくとも1個のプロセッサから成るマルチプロセッサシステムにおいて、主記憶に実装される全メモリ容量分のタグ情報が記憶されるタグメモリと、システムバスを介して接続されるプロセッサからのキャッシュの書き替え発生と、主記憶への書き戻しの発生を検出し、上記タグメモリへその状態情報を書き込むタグメモリ制御回路、および当該タグ情報からキャッシュコヒーレンシー制御のレスポンスを内部バスへ出力するとともに、上記タグ情報から主記憶とキャッシュのいずれか正しいレスポンスを選択するコントローラで構成されるバスインタフェース制御回路とを具備することを特徴とするメモリサブシステム。
IPC (3件)：
G06F 12/08 310
, G06F 12/08
, G06F 13/36 320
