特許
J-GLOBAL ID：200903056686587860

アナログ回路及びその製造方法

発明者：
戸板 真人

戸板 真人 について


出願人/特許権者：
旭化成マイクロシステム株式会社

旭化成マイクロシステム株式会社 について


代理人 (1件)： 森 哲也 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-187071
公開番号（公開出願番号）：特開2002-009170
出願日： 2000年06月22日
公開日（公表日）： 2002年01月11日
要約：
【要約】【課題】 半導体基体中に形成する複数のMOS型電解効果トランジスタ(MOSFET)のしきい値電圧Vthのミスマッチ(不整合)を低減し、且つその面積縮小化を図る。【解決手段】 シリコン基板1上に素子分離領域2を形成した後、Pウェル層3を形成し、これにしきい値電圧Vth調整用のイオン注入を行った後、ジシランを含む混合気体等を原料として、アクティブ領域のみに、選択的に不純物濃度1E14〔cm-3〕以下の低不純物濃度シリコン層6のエピタキシャル成長を行う。さらに、この上に、ゲート酸化膜7を形成し、ポリシコン層8を形成した後、ゲート電極9をパターニングする。しきい値電圧のばらつきの原因となるゲート酸化膜7とシリコン基板1との界面から20〔nm〕から100〔nm〕の深さまでの領域での不純物濃度が低下するから、しきい値電圧のばらつきが抑制されることになる。
請求項（抜粋）：
不純物がドープされた半導体基体上に形成された絶縁層と当該絶縁層の上に形成された電極層との積層構造を有する半導体素子を複数備えたアナログ回路において、前記半導体基体と前記絶縁層との間に、前記半導体基体上にエピタキシャル成長させた低不純物濃度半導体層を設けることにより、前記半導体素子間のしきい値電圧のばらつきを抑制するようにしたことを特徴とするアナログ回路。
IPC (5件)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 29/786 ,  H01L 21/336
FI (3件)：
H01L 27/08 102 B ,  H01L 29/78 301 H ,  H01L 29/78 618 A
Fターム (52件)：
5F040DA06 ,  5F040DC01 ,  5F040EA00 ,  5F040EC01 ,  5F040EC07 ,  5F040EC13 ,  5F040ED03 ,  5F040ED04 ,  5F040EE05 ,  5F040EF02 ,  5F040EF11 ,  5F040EK01 ,  5F040FA03 ,  5F040FB02 ,  5F040FC06 ,  5F048AA01 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BA16 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BD04 ,  5F048BD09 ,  5F048BG01 ,  5F048BG12 ,  5F048BG13 ,  5F110AA04 ,  5F110AA08 ,  5F110AA17 ,  5F110BB20 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF23 ,  5F110GG32 ,  5F110GG36 ,  5F110GG47 ,  5F110GG52 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM15
引用特許：
審査官引用 (3件)
  • NチャネルMOSFETの製造方法
    公報種別：公開公報   出願番号：特願平3-266567   出願人：沖電気工業株式会社
  • 特開平4-186774
  • 特開平2-026075

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