特許
J-GLOBAL ID：200903056690738164
多重デセル化処理装置及び多重デセル化処理方法
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-017878
公開番号（公開出願番号）：特開2000-216793
出願日： 1999年01月27日
公開日（公表日）： 2000年08月04日
要約：
【要約】【課題】 バッファ容量及びバッファ管理情報の低減とデセル化遅延時間の低減とを図ることが可能な多重デセル化処理装置を提供する。【解決手段】 ヘッダ/ペイロード分離処理部11はATMセルのヘッダ部とペイロードデータ部とを分離する。損失誤配処理部12はセル損失・誤配検出及びセル損失検出時のセル補完とセル誤配検出時のセル廃棄とを行う。共有バッファ部14は予めダミーセルのパターンを格納し、受信ATMセルのペイロード部を収容するセル単位にバンク分けされている。CAM部16はATM/AALヘッダと当該ペイロードの格納されたアドレスとを関連付けしたデータを格納する。補完FIFO部17は損失誤配処理部12で検出されたセル損失数と、ATMヘッダ及びAALヘッダと、当該ペイロードの格納されたアドレスとを関連付けしたデータを格納する。
請求項（抜粋）：
SDT(Structured Data Transfer)プロトコルを適用したAAL1[ATM(Asynchronous Transfer Mode) Adaptation Layer 1]のデセル化処理を行う多重デセル化処理装置であって、前記AAL1のデセル化処理を構成するCS(Convergence Sublayer)レイヤ処理及びSAR(Segmentation and Reassembly)レイヤ処理を施す前に有効セルのペイロードブロックデータを到着順に格納する共有バッファと、当該ペイロードブロックデータに対応するATMヘッダ及びAALヘッダ情報と当該ペイロードブロックデータが格納された前記共有バッファのアドレスとを関連付けて管理する管理手段とを有することを特徴とする多重デセル化処理装置。
IPC (2件)：
FI (3件)：
H04L 11/20 F
, H04Q 3/00
, H04L 11/20 E
5K030GA02
, 5K030GA06
, 5K030HB09
, 5K030HB14
, 5K030JA06
, 5K030JL07
, 5K030JL10
, 5K030KA01
, 5K030KA03
, 5K030KA15
, 5K030LE06
, 5K030MA13
, 9A001BB03
, 9A001CC06
, 9A001CC07
, 9A001FF03
