特許
J-GLOBAL ID：200903056762523486
プログラム可能ゲート・アレイ構成メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
上野 英夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-030203
公開番号（公開出願番号）：特開平9-232433
出願日： 1997年02月14日
公開日（公表日）： 1997年09月05日
要約：
【要約】【課題】FPGAなどプログラム可能な論理デバイスは、融通性に富むため、電子機器等に幅広く使用されるようになってきた。また電子デバイスはますます小型化され、より小型でより廉価でより電力効率の高い電子デバイスおよびFPGAを開発することが要求されている。【解決手段】同じオンチップFPGAメモリを、構成可能なメモリおよびユーザ・メモリとして使用できるようにするFPGAメモリ・アーキテクチャによって、FPGAのユーザ論理は、構成メモリ・セル内に記憶されている情報を修正することができ、またそれ自体が構成する論理を修正することができる。この機能によって、現在よりも迅速に複雑な問題を解決することができる。
請求項（抜粋）：
共用FPGA構成メモリ・システムであって、以下(a)ないし(c)を含むことを特徴とする共用FPGA構成メモリ・システム、(a)ユーザ定義論理ブロックであって、それぞれプログラム可能な複数のスイッチ要素を備える複数の論理機能モジュールを備えるユーザ定義論理ブロック、(b)共用可能な複数のメモリ・セル、(c)再構成可能な複数のメモリ・セルであって、前記再構成可能な複数のメモリ・セルは、それぞれ対応するプログラム可能なスイッチ要素に電気的に接続され、それによって前記各論理機能モジュール内の論理機能を構成し、特定の論理機能モジュールが、他の論理機能モジュール内の前記プログラム可能なスイッチ要素に対応する再構成可能なメモリ・セルを修正できる。
引用特許：
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