特許

J-GLOBAL ID：200903056865736704

半導体実装回路装置

発明者： 今井 誠 ,  小出 茂樹
出願人/特許権者： 日本精機株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平6-230368
公開番号（公開出願番号）：特開平8-078822
出願日： 1994年08月31日
公開日（公表日）： 1996年03月22日
要約：

【要約】【目的】 半導体チップと回路基板との接合を、安価で容易に行うことができる半導体実装回路装置を提供する。【構成】 半導体実装回路装置は、半導体素子2をベース部材3上に装着した半導体チップ1を、半導体チップ1と導通する配線パターン11が施された回路基板10に接合してなる。ベース部材3はメッキ適合樹脂からなり、スルーホール7と、ベース部材3と一体成型された凸部6と、この凸部6と半導体素子側aとをスルーホール7を介して導通する導体メッキ層8と、凸部6の導体メッキ層8に積層形成された半田メッキ層9と、を有する

請求項（抜粋）：

半導体素子をベース部材上に装着した半導体チップを、前記半導体チップと導通する配線パターンが施された回路基板に接合してなる半導体実装回路装置において、前記ベース部材がメッキ適合樹脂からなり、前記ベース部材が前記回路基板と接合する接合面側から前記半導体チップが装着された半導体素子側に貫通するスルーホールと、前記接合面側に前記ベース部材と一体成型された凸部と、この凸部と前記半導体素子側とを前記スルーホールを介して導通する導体メッキ層と、前記凸部の前記導体メッキ層に積層形成された半田メッキ層と、を有することを特徴とする半導体実装回路装置。

IPC (5件)：

H05K 3/32 ,  B23P 21/00 305 ,  C23C 28/00 ,  H01L 23/12 ,  H05K 1/18

引用特許：

審査官引用 (1件)

• 半導体素子パッケージ
  公報種別：公開公報   出願番号：特願平7-110859   出願人：古河電気工業株式会社