特許

J-GLOBAL ID：200903056981719752

電源回路

発明者： 西牧 辰夫
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2002-215245
公開番号（公開出願番号）：特開2004-056982
出願日： 2002年07月24日
公開日（公表日）： 2004年02月19日
要約：

【課題】CMOS集積回路を用いた同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供すること。【解決手段】PWM信号をゲートに、VIN(=VDD)をソースに接続するPMOS(QP1)のドレインに接続され、VSSをソースに有す、NMOS(QN1)のドレインに接続される中間ノード電圧VMAが、NMOS(QN1)オン時に、アンダーシュートから戻って基準電位VSSレベルを越えたときこれを検出してNMOS(QN1)のゲート電圧をローレベル(オフ)にする。また、NMOS(QN1)オン時に、中間ノード電圧VMAが、アンダーシュートから基準電位VSSレベルに戻ったタイミング(ゼロ点位置)を検出することで、このゼロ点位置検出信号を負荷電流の大小を示す信号としてPWM回路33に帰還してPWM信号のパルス幅を制御し、負荷変化に対応させる。【選択図】 図1

請求項（抜粋）：

電源電圧と基準電位間に直列に接続されたPチャンネルトランジスタとNチャンネルトランジスタを有し、各トランジスタのゲートに入力するPWM信号によって交互にオン,オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なCMOSインバータ回路と、 前記Pチャンネルトランジスタのオフ期間で前記Nチャンネルトランジスタがオンした時に、前記Pチャンネルトランジスタと前記Nチャンネルトランジスタの接続点の電位(以下、中間ノード電位)が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、 前記CMOSインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、 前記誤差信号によってパルス幅が制御されたPWM信号を生成して、前記CMOSインバータ回路の各ゲートに供給するもので、前記CMOSインバータ回路に供給するPWM信号のうち、前記Nチャンネルトランジスタのゲートに供給するPWM信号を前記検出回路の検出信号により制御して、前記Nチャンネルトランジスタのオン状態をオフさせるPWM手段と、 を具備したことを特徴とする電源回路。

IPC (2件)：

H02M3/155 ,  H03K17/687

FI (4件)：

H02M3/155 H ,  H02M3/155 S ,  H02M3/155 T ,  H03K17/687 F

Fターム (45件)：

5H730AA02 ,  5H730AA14 ,  5H730AA20 ,  5H730AS01 ,  5H730AS05 ,  5H730BB13 ,  5H730BB57 ,  5H730DD04 ,  5H730DD12 ,  5H730DD17 ,  5H730DD26 ,  5H730DD32 ,  5H730EE08 ,  5H730EE13 ,  5H730FD01 ,  5H730FD26 ,  5H730FF01 ,  5H730FG05 ,  5H730XX05 ,  5J055AX02 ,  5J055AX12 ,  5J055BX16 ,  5J055CX07 ,  5J055DX22 ,  5J055DX56 ,  5J055DX72 ,  5J055DX83 ,  5J055EX02 ,  5J055EY05 ,  5J055EY10 ,  5J055EY12 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ09 ,  5J055EZ23 ,  5J055EZ25 ,  5J055FX04 ,  5J055FX18 ,  5J055FX31 ,  5J055GX00 ,  5J055GX01 ,  5J055GX02 ,  5J055GX04 ,  5J055GX05 ,  5J055GX06

引用特許：

審査官引用 (2件)

• スイッチングレギュレータおよびLSIシステム
  公報種別：公開公報   出願番号：特願平10-257102   出願人：松下電器産業株式会社
• スイッチングレギュレータ
  公報種別：公開公報   出願番号：特願平11-210753   出願人：日本電気アイシーマイコンシステム株式会社