特許

J-GLOBAL ID：200903057018721756

半導体装置及びその製造方法

発明者： 山下 恭司 ,  生駒 大策
出願人/特許権者： パナソニック株式会社
代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-131497
公開番号（公開出願番号）：特開2008-288366
出願日： 2007年05月17日
公開日（公表日）： 2008年11月27日
要約：

【課題】特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能なトランジスタを有する半導体装置を提供する。【解決手段】 半導体装置は、半導体基板1上に形成された第1導電型のウエル3と、ウエル3上に形成された第1のトランジスタ、および第2のトランジスタを備えている。第1のトランジスタは、第1導電型の不純物を含む第1のポケット領域9a、第2導電型の不純物を含む第1のソースおよびドレイン領域11aを有し、第2のトランジスタは、第1導電型の不純物を含む第2のポケット領域9b、第2導電型の不純物を含む第2のソース領域および第2のドレイン領域を有し、アナログ機能を実行する。ソース側及びドレイン側の第2のポケット領域9bに含まれる第1導電型の不純物の濃度は、第1のポケット領域9aに含まれる第1導電型の不純物の濃度よりも低い。【選択図】図3

請求項（抜粋）：

第1のトランジスタ及び第2のトランジスタを備えた半導体装置であって、 前記第1のトランジスタは、 半導体基板に形成された素子分離領域によって囲まれた第1の活性領域と、 前記第1の活性領域上に形成された第1のゲート絶縁膜と、 前記第1のゲート絶縁膜上に形成された第1のゲート電極と、 前記第1の活性領域における前記第1のゲート電極の両側方に形成された第1導電型の第1のポケット領域とを備え、 前記第2のトランジスタは、 半導体基板に形成された素子分離領域によって囲まれた第2の活性領域と、 前記第2の活性領域上に形成された第2のゲート絶縁膜と、 前記第2のゲート絶縁膜上に形成された第2のゲート電極と、 前記第2の活性領域における前記第2のゲート電極の両側方に形成された第1導電型の第2のポケット領域とを備え、 前記第2のポケット領域における第1導電型の不純物濃度は、前記第1のポケット領域における第1導電型の不純物濃度よりも低い、半導体装置。

IPC (6件)：

H01L 21/823 ,  H01L 27/088 ,  H01L 21/824 ,  H01L 27/11 ,  H01L 21/336 ,  H01L 29/78

FI (4件)：

H01L27/08 102B ,  H01L27/10 381 ,  H01L27/08 102C ,  H01L29/78 301L

Fターム (40件)：

5F048AA05 ,  5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AB06 ,  5F048AB07 ,  5F048AB10 ,  5F048AC01 ,  5F048BA01 ,  5F048BA06 ,  5F048BB03 ,  5F048BB05 ,  5F048BB16 ,  5F048BC03 ,  5F048BC06 ,  5F048BC18 ,  5F048BD01 ,  5F048BD02 ,  5F048BD04 ,  5F048BD10 ,  5F048BG13 ,  5F048DA25 ,  5F083BS00 ,  5F083BS04 ,  5F083BS16 ,  5F083GA09 ,  5F083GA27 ,  5F083LA03 ,  5F083ZA06 ,  5F083ZA07 ,  5F140AA21 ,  5F140AB01 ,  5F140BG08 ,  5F140BH14 ,  5F140BH36 ,  5F140BH47 ,  5F140BK02 ,  5F140BK10 ,  5F140BK13 ,  5F140BK22

引用特許：

出願人引用 (1件)

• 集積回路
  公報種別：公表公報   出願番号：特願2001-524146   出願人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ