特許
J-GLOBAL ID：200903057089970072
半導体集積回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-294799
公開番号（公開出願番号）：特開平5-210976
出願日： 1992年11月04日
公開日（公表日）： 1993年08月20日
要約：
【要約】【目的】 微細MOSトランジスタを用いた複数のCMOS回路Ciを用いた半導体集積回路において待機時の消費電流を低減する。【構成】 待機時にオフとされる電源スイッチを構成するスイッチングトランジスタS1のリーク電流が複数のCMOS回路Ciのオフ状態のpチャネルまたはnチャネルのMOSのサブスレッショルド電流の総和より小さくなるように、S1のデバイスパラメータを設定する。【効果】 複数のCMOS回路Ciの待機時の電流は、微細MOSを用いた場合のこのCiの大きなサブスレッショルド電流ではなく、スイッチングトランジスタS1の小さなリーク電流となる。
請求項（抜粋）：
スイッチングpチャネルMOSトランジスタと、共通の第1の電源端子と共通の第2の電源端子を有する複数のCMOS回路を具備し、上記スイッチングpチャネルMOSトランジスタのゲートは制御信号で制御され、上記スイッチングpチャネルMOSトランジスタのソースは第1の動作電位に電気的に接続され、上記スイッチングpチャネルMOSトランジスタのドレインは上記第1の電源端子と電気的に接続され、上記第2の電源端子は第2の動作電位に電気的に接続され、上記スイッチングpチャネルMOSトランジスタのゲート-ソース間に上記スイッチングpチャネルMOSトランジスタのしきい値電圧の絶対値よりも小さい電圧振幅の上記制御信号が印加され、かつ上記複数のCMOS回路の上記第1の電源端子と上記第2の電源端子が短絡された場合に、上記第1の動作電位から上記スイッチングpチャネルMOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れる第1のサブスレッショルド電流が、上記複数のCMOS回路に含まれるそのソースが電気的に上記第1の電源端子に接続された複数のpチャネルMOSトランジスタのゲート-ソース間にそのしきい値電圧の絶対値よりも小さい電圧振幅の信号が印加され、かつ上記スイッチングpチャネルMOSトランジスタのソース-ドレイン間が短絡された場合に、上記第1の動作電位から上記複数のCMOS回路の上記pチャネルMOSトランジスタのソース-ドレイン経路を通って上記第2の動作電位に流れる第2のサブスレッショルド電流よりも小さくなるように上記スイッチングpチャネルMOSトランジスタのデバイスパラメータは設定されていることを特徴とする半導体集積回路。
IPC (2件)：
FI (2件)：
G11C 11/34 371 F
, G06F 1/00 332 A
