特許

J-GLOBAL ID：200903057179042131

半導体記憶装置およびその設計方法

発明者： 本間 和樹 ,  光本 欽哉
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平9-224561
公開番号（公開出願番号）：特開平11-066864
出願日： 1997年08月21日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 従来のノーマル・ライト仕様のSRAMとレイト・ライト仕様のSRAMは、外部から見たタイミングの違いが僅かであるにもかかわらず、別々に設計されていたため、ノーマル・ライト仕様のシンクロナスSRAMとレイト・ライト仕様のシンクロナスSRAMの新製品の開発期間が長くなるとともに、コストも高くなってしまうという問題点があった。【解決手段】 ノーマル・ライト仕様のシンクロナスSRAMの内部回路をレイト・ライト仕様のシンクロナスSRAMの内部回路と同一構成とするとともに、ライト・データの入力レジスタを2段構成とし、前段のライト・データの入力レジスタは外部からの制御信号または所定の端子の電位状態に応じて入力データをそのまま通過させる状態または一旦入力データをラッチさせる状態のいずれかに切換え可能な構成を有するようにした。

請求項（抜粋）：

メモリアレイと、該メモリアレイ内の所望のメモリセルを選択するため外部から入力されるアドレス信号を取り込むアドレス入力回路と、入力されたアドレス信号をデコードして対応するメモリセルを選択するための信号を形成するデコーダ回路と、選択されたメモリセルから読み出された信号を外部へ出力する出力回路と、外部から入力されるライト・データを取り込むデータ入力回路とを備えた半導体記憶装置において、上記データ入力回路は、第1の入力レジスタとこれに縦続接続された第2の入力レジスタとからなり、第1の入力レジスタは、外部制御端子の電位状態に応じて入力データをそのまま通過させる状態または一旦入力データをラッチさせる状態のいずれかに切換え可能に構成されていることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/413 ,  G11C 7/00 313

FI (2件)：

G11C 11/34 J ,  G11C 7/00 313

引用特許：

審査官引用 (2件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-067795   出願人：日本電気株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-178464   出願人：株式会社東芝