不揮発性半導体メモリ装置

発明者： ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-249126
公開番号（公開出願番号）：特開平10-106279
出願日： 1997年09月12日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】 1つのチップで多重ビット動作と単一ビット動作が同時に或いは選択的に可能となる不揮発性半導体メモリ装置を提供すること。【解決手段】同一基板上に単一ビット動作モード用セルアレイ領域110と多重ビット動作モード用セルアレイ領域120ならびに単一ビット動作モード用ページバッファ回路130と多重ビット動作モード用ページバッファ回路140を設ける。ビットラインは、2つのセルアレイ領域110,120の境界で電気的に分離されている。

請求項（抜粋）：

基板上に定義された行と列のうち少なくとも一つの行に従って分割された領域の一方である第1領域に形成されたメモリセルの第1アレイと、前記分割された領域の他方である第2領域に形成されたメモリセルの第2アレイと、前記基板の各行に従って伸張し、前記第1及び第2アレイの各メモリセルと接続される複数のワードラインと、前記基板の各列に従って伸張するが、前記第1領域と第2領域の境界で電気的に分離された複数のビットラインと、前記第1領域の各ビットラインに接続して前記基板上に設けられ、前記第1アレイの単一ビット書込み及び読出し動作のための複数の単一ビット感知増幅器と、前記第2領域の各ビットラインに接続して前記基板上に設けられ、前記第2アレイの多重ビット書込み及び読出し動作のための複数の多重ビット感知増幅器と、前記単一ビット感知増幅器及び前記多量ビット感知増幅器のタイミングを制御するタイミング制御手段とを具備することを特徴とする不揮発性半導体メモリ装置。

IPC (4件)：

G11C 16/02 , G11C 16/04 , H01L 27/115 , H01L 27/10 481

FI (4件)：

G11C 17/00 641 , H01L 27/10 481 , G11C 17/00 625 , H01L 27/10 434

引用特許：

審査官引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平8-020821 出願人：日本電気株式会社

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