半導体集積回路装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：高橋勇
公報種別：公開公報
出願番号（国際出願番号）：特願平9-170753
公開番号（公開出願番号）：特開平11-017039
出願日： 1997年06月26日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 NMOS、PMOS、バイポーラの各トランジスタにおいて、素子分離領域の微細化を行うことにより、各トランジスタのトランジスタサイズの微細化を可能とする。【解決手段】本発明のBiCMOSにおける素子分離絶縁膜は、P型半導体基板101上に形成されたP+ 型埋込層102、第1のN+ 型理込層103及び第2のN+ 型埋込層104に達するV字型の第1の素子分離酸化膜133と、P+型埋込層102、第1のN+ 型埋込層103及び第2のN+ 型埋込層I04を貫通し、P型半導体基板101に達する第2の素子分離酸化膜134とによって実現されている。

請求項（抜粋）：

第1導電型の半導体基板上に、第1導電型の不純物領域、前記第1導電型とは異なる第2導電型の第1の不純物領域、及び前記第2導電型の第2の不純物領域のうちの少なくとも一つ以上の不純物領域を有し、更に、深さの異なる第1の素子分離絶縁膜と第2の素子分離絶縁膜とを有し、前記第1の素子分離絶縁膜及び第2の素子分離絶縁膜が、単体により、又は複数が隣接若しくは間隔をあけて並ぶことにより素子分離領域を形成している、半導体集積回路装置。

IPC (3件)：

H01L 21/8249 , H01L 27/06 , H01L 21/76

FI (2件)：

H01L 27/06 321 C , H01L 21/76 L

引用特許：

審査官引用 (7件)

特開昭59-084572
特開平4-044261
特開昭61-121354

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