特許

J-GLOBAL ID：200903057452459954

ビアの配置方法、及び配線基板の製造方法

発明者： 高祖 正和
出願人/特許権者： エルピーダメモリ株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2007-063717
公開番号（公開出願番号）：特開2008-227168
出願日： 2007年03月13日
公開日（公表日）： 2008年09月25日
要約：

【課題】電源系パターンに十分に幅広となるパターン幅を確保し、基板特性を悪化させる要因を抑制させること。【解決手段】ビア4を配置する工程の際に、ビア4の周囲のクリアランス5を予め決められた個数(6個)で連続させたクリアランス領域に区分し、隣り合うクリアランス領域間に1ピッチ分の幅の電源系パターン6が連続して配置されるようにビア4を配置する。また、信号配線3が、クリアランス領域を横断せず、かつ、電源系パターン6が配された領域に配されるようにビア4を配置する。さらに、半導体デバイスの端子2がX方向及びY方向に等ピッチで配された端子配置領域内の所定の位置において端子2に囲まれた中央にビア4を配置する。【選択図】図1

請求項（抜粋）：

信号配線層と誘電体層を介して対向する電源系パターンに設けられるビアの配置方法であって、 前記ビアを配置する工程の際に、前記ビアの周囲のクリアランスを予め決められた個数で連続させたクリアランス領域に区分し、隣り合う前記クリアランス領域間に所定幅の前記電源系パターンが連続して配置されるように前記ビアを配置することを特徴とするビアの配置方法。

IPC (3件)：

H05K 3/00 ,  H05K 3/46 ,  H05K 1/02

FI (3件)：

H05K3/00 D ,  H05K3/46 N ,  H05K1/02 N

Fターム (18件)：

5E338AA03 ,  5E338CC01 ,  5E338CC04 ,  5E338CC06 ,  5E338CD23 ,  5E338CD32 ,  5E338EE13 ,  5E338EE14 ,  5E338EE31 ,  5E346AA32 ,  5E346AA36 ,  5E346AA43 ,  5E346AA45 ,  5E346BB04 ,  5E346BB07 ,  5E346BB16 ,  5E346HH02 ,  5E346HH31

引用特許：

出願人引用 (1件)

• アレイ状接続型ICを搭載した多層基板の配線方法
  公報種別：公開公報   出願番号：特願平9-109249   出願人：キヤノン株式会社