特許

J-GLOBAL ID：200903058194364001

絶縁ゲート型半導体素子

発明者： 北川 光彦 ,  中川 明夫 ,  安原 紀夫 ,  井上 智樹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-070151
公開番号（公開出願番号）：特開平7-135309
出願日： 1994年03月15日
公開日（公表日）： 1995年05月23日
要約：

【要約】【目的】ターンオン特性を損なわずに、素子のターンオフ特性を改善できる絶縁ゲート型半導体素子を提供すること。【構成】P型エミッタ層1と、このP型エミッタ層1上に形成されたN- 型高抵抗ベース層3と、このN- 型高抵抗ベース層3に接して形成されたP型ベース層4と、このP型ベース層4内にN- 型高抵抗ベース層3に達する深さに形成されたトレンチ溝にゲート絶縁膜6を介して埋込み形成されたゲート電極7と、トレンチ溝の側面に接してP型ベース層4の表面に形成されたN型ソース層5と、このN型ソース層5,P型ベース層4,N- 型高抵抗ベース層3,ゲート絶縁膜6およびゲート電極7とで構成された第1のMOSトランジスタにより誘起されるチャネルを介さずに、正孔を素子外に排出するための第2のMOSトランジスタ10とを備えている。

請求項（抜粋）：

第1導電型エミッタ層と、この第1導電型エミッタ層に接して形成された第2導電型ベース層と、この第2導電型ベース層に接して形成された第1導電型ベース層と、この第1導電型ベース層内に前記第2導電型ベース層に達する深さに形成された溝にゲート絶縁膜を介して埋込み形成されたゲート電極と、前記溝の側面に接するように前記第1導電型ベース層の表面に選択的に形成された第2導電型ソース層と、この第2導電型ソース層、前記第1導電型ベース層、前記第2導電型ベース層、前記ゲート絶縁膜および前記ゲート電極とで構成された第1のMOSトランジスタとは異なる場所に設けられ、前記第1導電型エミッタ層の多数キャリアと同極性のキャリアを、素子外に排出するための第2のMOSトランジスタとを具備してなることを特徴とする絶縁ゲート型半導体素子。

引用特許：

出願人引用 (2件)

• 絶縁ゲート型サイリスタ
  公報種別：公開公報   出願番号：特願平3-213226   出願人：株式会社東芝
• 特許第2950688号
  

審査官引用 (1件)

• 絶縁ゲート型サイリスタ
  公報種別：公開公報   出願番号：特願平3-213226   出願人：株式会社東芝