特許
J-GLOBAL ID：200903058293215417
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-218031
公開番号（公開出願番号）：特開平8-063988
出願日： 1994年08月19日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 Vpp系Tr.としてしきい値が低いnチャネルMOSトランジスタのみを用いても待機中の消費電力を少なくすることができ、電源電圧の低減化及び製造コストの低減化等をはかり得るEEPROMを提供すること。【構成】 半導体基板上にFETMOS構造の電気的書替え可能なメモリセルがマトリクス配置されたメモリセルアレイ1と、メモリセルに消去電圧を印加して消去を行う消去機構と、メモリセルに書込み電圧を印加して書込みを行う書込み機構と、複数個のメモリセル群からなるメモリセルブロックを選択するブロック選択回路7とを備えたEEPROMにおいて、消去及び書込み機構を構成する回路の中で、消去及び書込み電圧が印加されるMOSトランジスタは、基板バイアス電圧,ゲート電圧及びソース電圧が0Vでの条件で弱反転或いは反転状態であり、かつ待機中は全てのブロック選択回路はブロック選択状態となっている。
請求項（抜粋）：
半導体層上に電荷蓄積層と制御ゲートが積層されて構成された電気的書き替えを可能としたメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルに消去電圧を印加し消去を行う消去手段と、前記メモリセルに書き込み電圧を印加し書き込みを行う書き込み手段とを備え、前記消去手段及び書き込み手段を構成する回路の中で、前記消去電圧及び書き込み電圧以上の電圧が印加されるMOSトランジスタは、基板バイアス電圧,ゲート電圧及びソース電圧が0Vでの条件で弱反転或いは反転状態であることを特徴とする半導体記憶装置。
IPC (4件)：
G11C 16/06
, H01L 21/8247
, H01L 29/788
, H01L 29/792
G11C 17/00 309 Z
, G11C 17/00 309 E
, G11C 17/00 309 F
, H01L 29/78 371
