特許
J-GLOBAL ID：200903058420984352

半導体装置の製造方法

発明者：
佐藤 年洋

佐藤 年洋 について


出願人/特許権者：
シチズン時計株式会社

シチズン時計株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平6-278847
公開番号（公開出願番号）：特開平8-097295
出願日： 1994年11月14日
公開日（公表日）： 1996年04月12日
要約：
【要約】【構成】 同一の半導体基板1上にN型MOSトランジスタとP型MOSトランジスタが混在し、かつゲート電極配線がポリサイド構造またはシリサイド構造を有するときにおいて、N型多結晶シリコン膜8とP型多結晶シリコン膜9を形成した後、不活性気体雰囲気中にてアニール処理を行う工程を有する。【効果】 P型MOSトランジスタの閾値電圧がゲート電極配線のP/N接合部付近にて大きく増大する方向にシフトし、ゲート電極配線のP/N接合部からの距離に対し減少していく形で依存性を示すことを抑制することができるため、従来技術に較べてP型MOSトランジスタの閾値電圧を精度よく制御することが可能となる。
請求項（抜粋）：
導電型がN型またはP型の半導体基板にPウェルとNウェルとを形成する工程と、フィールド酸化膜とゲート酸化膜を形成した後、ゲート電極配線材料である多結晶シリコン膜を全面に形成する工程と、多結晶シリコン膜にN型とP型の不純物をそれぞれ選択的に添加し、N型多結晶シリコン膜とP型多結晶シリコン膜を形成する工程と、酸化拡散炉を用いて不活性気体雰囲気中にてアニール処理を行う工程と、ゲート電極配線材料である高融点金属シリサイド膜を全面に形成する工程と、フォトエッチング処理によりゲート電極配線を形成する工程と、全面にマスク酸化膜を形成する工程と、ゲート電極配線とフィールド酸化膜の整合した領域にN型とP型のソース・ドレイン領域を形成するためにN型とP型の不純物をそれぞれ選択的に添加しN型不純物層とP型不純物層を形成する工程と、層間絶縁膜を形成し、さらに窒素雰囲気中にてアニール処理を行い、N型とP型のソース・ドレイン領域である高濃度N型拡散層と高濃度P型拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8238 ,  H01L 27/092
FI (2件)：
H01L 27/08 321 D ,  H01L 27/08 321 F
引用特許：
出願人引用 (3件) 審査官引用 (3件)

前のページに戻る

TOP

BOTTOM