特許
J-GLOBAL ID：200903058661002666
フラッシュEEPROMメモリの逐次プログラミング
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-508733
公開番号（公開出願番号）：特表平9-502560
出願日： 1994年09月06日
公開日（公表日）： 1997年03月11日
要約：
【要約】プログラムすべき1つの語のビットのサブセットを選択し且つ選択されたサブセットのメモリトランジスタにのみプログラミング電圧を印加する構造を含むフラッシュEEPROMメモリアレイ(26)にプログラミング電圧を供給する集積回路構造(20)。
請求項（抜粋）：
中央処理装置と、 メモリ装置であって、 複数のフローティングゲート電界効果トランジスタデバイスを含むフラッシュEEPROMメモリアレイと、 プログラミング動作中にフローティングゲート電界効果トランジスタデバイスのドレイン端子に印加されるべき第1の正電圧を供給する第1の電荷ポンプと、 各々が第1の電荷ポンプにより供給される第1の正電圧を受け取るように接続され、アレイの選択された複数のビット線のサブグループへその第1の正電圧を転送する複数のスイッチング回路と、 複数のスイッチング回路を選択された逐次順序でイネーブルする論理回路とを具備するメモリ装置と、 中央処理装置とメモリ装置との間でデータ及びアドレスを転送するシステムバスとを具備するコンピュータシステム。
引用特許：
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