特許
J-GLOBAL ID:200903058768242929
半導体装置の製造方法
発明者:
出願人/特許権者:
代理人 (1件):
鈴木 章夫
公報種別:公開公報
出願番号(国際出願番号):特願2001-148585
公開番号(公開出願番号):特開2002-343796
出願日: 2001年05月18日
公開日(公表日): 2002年11月29日
要約:
【要約】【課題】 ウェハ(半導体基板)に設けた凹部の内面に凝集のないシード膜を形成し、メッキ法により充填された金属にボイドが形成されないようにする。【解決手段】 ウェハの表面に凹部を形成する工程(S101)と、凹部を含む全面にバリアメタル膜を成膜する工程(S103)と、バリアメタル膜上にシード膜を成膜する工程(S105)と、シード膜を利用したメッキ法により凹部を埋める金属を形成する工程(S106,S107)とを含む半導体装置の製造方法において、バリアメタル膜を成膜する工程(S103)後にシード膜を成膜するチャンバとは異なる真空状態のチャンバ内においてウェハを50秒以上保持する工程(S104)を含む。シード膜の凝集が無い良好なシード膜が形成でき、後工程の金属メッキにてボイドフリーの良好な埋設が可能となり、微細でかつ良好な電気特性の配線構造が製造でき、製造歩留まりを向上する。
請求項(抜粋):
ウェハの表面に凹部を形成する工程と、前記凹部を含む全面にバリアメタル膜を成膜する工程と、前記バリアメタル膜上にシード膜を成膜する工程と、前記シード膜を利用したメッキ法により前記凹部を埋める金属を形成する工程とを含む半導体装置の製造方法において、前記バリアメタル膜を成膜する工程後に前記シード膜を成膜するチャンバとは異なる真空状態のチャンバ内においてウェハを50秒以上保持する工程を含むことを特徴とする半導体装置の製造方法。
IPC (5件):
H01L 21/3205
, C23C 30/00
, H01L 21/28
, H01L 21/28 301
, H01L 21/768
FI (5件):
C23C 30/00 D
, H01L 21/28 B
, H01L 21/28 301 Z
, H01L 21/88 R
, H01L 21/90 A
Fターム (85件):
4K044AA13
, 4K044AB10
, 4K044BA06
, 4K044BB01
, 4K044BC14
, 4K044CA13
, 4K044CA14
, 4K044CA62
, 4M104BB04
, 4M104BB17
, 4M104BB30
, 4M104BB32
, 4M104BB33
, 4M104CC01
, 4M104DD08
, 4M104DD16
, 4M104DD17
, 4M104DD18
, 4M104DD20
, 4M104DD22
, 4M104DD23
, 4M104DD36
, 4M104DD37
, 4M104DD43
, 4M104DD52
, 4M104DD75
, 4M104DD77
, 4M104DD78
, 4M104FF17
, 4M104FF18
, 4M104FF22
, 4M104HH12
, 4M104HH14
, 4M104HH20
, 5F033HH11
, 5F033HH21
, 5F033HH32
, 5F033HH33
, 5F033HH34
, 5F033JJ01
, 5F033JJ11
, 5F033JJ21
, 5F033JJ32
, 5F033JJ33
, 5F033JJ34
, 5F033KK11
, 5F033KK21
, 5F033KK32
, 5F033KK33
, 5F033KK34
, 5F033MM01
, 5F033MM02
, 5F033MM12
, 5F033MM13
, 5F033NN06
, 5F033PP06
, 5F033PP15
, 5F033PP20
, 5F033PP27
, 5F033PP33
, 5F033QQ09
, 5F033QQ11
, 5F033QQ14
, 5F033QQ48
, 5F033QQ73
, 5F033QQ88
, 5F033QQ94
, 5F033QQ98
, 5F033RR04
, 5F033RR06
, 5F033RR08
, 5F033RR09
, 5F033RR21
, 5F033RR25
, 5F033SS11
, 5F033SS21
, 5F033TT02
, 5F033TT03
, 5F033TT04
, 5F033XX00
, 5F033XX01
, 5F033XX03
, 5F033XX04
, 5F033XX33
, 5F033XX34
引用特許:
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