特許
J-GLOBAL ID：200903058851930632
演算処理装置のメモリ回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2005-064818
公開番号（公開出願番号）：特開2006-072961
出願日： 2005年03月09日
公開日（公表日）： 2006年03月16日
要約：
【課題】 演算器の実行コード数を削減し、命令格納メモリの容量を物理的に削減することができる演算処理装置のメモリ回路を提供する。【解決手段】 複数の入力データを保持する入力メモリ2と、加減乗除、論理演算および数値比較などを行うための1つ以上の演算器1と、演算器1からの演算結果を保持する出力メモリ3と、演算器1にて実行する処理を決定するための1つ以上の命令格納メモリ4と、演算器1の実行サイクル毎にカウントアップするプログラムカウンタ9とを備えた演算処理装置において、演算処理で多用されるある特定の命令コードを格納するレジスタ7と、レジスタ7に格納された特定命令が実行されるステップの情報を格納するための特定命令情報格納メモリ6と、特定命令情報格納メモリ6からの出力データをカウント禁止信号としてカウント動作を制御できるアドレス生成カウンタ5と、命令格納メモリ4からの出力命令と特定命令コードを格納したレジスタ7からの出力命令を切替えるセレクタ回路8を備えた。【選択図】 図1
請求項（抜粋）：
複数の入力データを保持するための入力メモリ(2)と、
加減乗除、論理演算および数値比較などを行うための1つ以上の演算器(1)と、
前記演算器(1)からの演算結果を保持する出力メモリ(3)と、
前記演算器(1)にて実行する処理を決定するための1つ以上の命令格納メモリ(4)と、
前記演算器(1)の実行サイクル毎にカウントアップするプログラムカウンタ(9)と、
を備えた演算処理装置において、
演算処理で多用されるある特定の命令コードを格納するレジスタ(7)と、
前記レジスタ(7)に格納された特定命令が実行されるステップの情報を格納するための特定命令情報格納メモリ(6)と、
前記特定命令情報格納メモリ(6)からの出力データをカウント禁止信号としてカウント動作を制御できるアドレス生成カウンタ(5)と、
前記命令格納メモリ(4)からの出力命令と前記特定命令コードを格納したレジスタ(7)からの出力命令を切替える第1のセレクタ回路(8)と、
を備えたことを特徴とする演算処理装置のメモリ回路。
IPC (2件)：
FI (3件)：
G06F9/30 310A
, G06F9/30 350A
, G06F9/38 370A
5B013DD04
, 5B033AA06
, 5B033BA00
, 5B033BE07
