特許
J-GLOBAL ID：200903058978093748
半導体装置の試験方法
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-196100
公開番号（公開出願番号）：特開平11-040625
出願日： 1997年07月22日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】 本発明は、半導体装置を構成する複数の半導体素子を含むウェハーの状態で個々の半導体素子の試験を行うための試験方法に関し、ウェハー上に試験専用パッドを新たに設けることなく試験用プローブカードにより同時に測定できるチップの数を増やし、比較的短時間にて試験を実施することを目的とする。【解決手段】 複数の半導体素子を含むウェハー上に絶縁膜を形成し、絶縁膜のホールを通して、複数の半導体素子から引き出された第1の電極と接触する金属膜を形成し、金属膜をエッチングしてウェハー試験を行うのに適した仮配線層を形成し、仮配線層から第2の電極を引き出してウェハー上の任意の位置に配置するステップと、第2の電極上にウェハー試験を行うための試験用プローブ針を当てウェハー内の個々の半導体素子を試験するステップと、試験が完了した後に仮配線層と第2の電極を除去するステップとにより実現される。
請求項（抜粋）：
半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、該絶縁膜のホールを通して、該複数の半導体素子から引き出された第1の電極と接触する金属膜を形成し、該金属膜をエッチングしてウェハー試験を行うのに適した仮配線層を形成し、該仮配線層から第2の電極を引き出して前記ウェハー上の任意の位置に配置するステップと、前記第2の電極上に前記ウェハー試験を行うための試験用プローブ針を当てて前記ウェハー内の個々の半導体素子を試験するステップと、該個々の半導体素子の試験が完了した後に前記仮配線層および前記第2の電極を除去するステップとを有することを特徴とする半導体装置の試験方法。
引用特許：
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