特許

J-GLOBAL ID：200903059118643720

半導体装置

発明者： 野 沢 安 満 ,  中 村 健 一 ,  大 谷 孝 之 ,  瀬 川 真
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-138741
公開番号（公開出願番号）：特開平10-079193
出願日： 1997年05月28日
公開日（公表日）： 1998年03月24日
要約：

【要約】【課題】 異なる電源電圧系の回路のウエルに同一のバイアス回路で発生したバイアス電圧を印加しており、電源電圧の投入順によってはラッチアップが生じて誤動作していた。【解決手段】 電源電圧Vcc、接地電圧Vssを供給され、ウエルにバイアス電圧VBP1 、VBN1 を印加されて動作する主要回路11、電源電圧Vcc2 、接地電圧Vssを供給され、ウエルにバイアス電圧VBP2 、VBN2 を印加されて動作するインタフェース回路12、15、付属回路13、14、電源電圧Vcc、接地電圧Vssを供給されてバイアス電圧VBP1 、VBN1 を出力するバイアス回路20、21、電源電圧Vcc2 、接地電圧Vssを供給されてバイアス電圧VBP2 、VBN2 を出力するバイアス回路16、17を備える。

請求項（抜粋）：

半導体基板の第1、第2のウェル内に形成され、第1の電源電圧と、この第1の電源電圧より電位が高い第2の電源電圧とを供給され、前記第1のウェルに第1のウェルバイアス電圧を印加され、前記第2のウェルに第2のウェルバイアスを印加されて動作する第1の回路と、半導体基板の第3、第4のウェル内に形成され、前記第1の電源電圧と、この第1の電源電圧より電位が高く前記第2の電源電圧と異なる第3の電源電圧を供給され、前記第3のウェルに第3のウェルバイアス電圧を印加され、前記第4のウェルに第4のウェルバイアスを印加されて動作する第2の回路と、前記第1、第2の電源電圧を供給されて、前記第1のウェルバイアス電圧を生成して出力する第1のバイアス回路と、前記第1、第2の電源電圧を供給されて、前記第2のウェルバイアス電圧を生成して出力する第2のバイアス回路と、前記第1、第3の電源電圧を供給されて、前記第3のウェルバイアス電圧を生成して出力する第3のバイアス回路と、前記第1、第3の電源電圧を供給されて、前記第4のウェルバイアス電圧を生成して出力する第4のバイアス回路と、を備えることを特徴とする半導体装置。

IPC (5件)：

G11C 11/413 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8244 ,  H01L 27/11

FI (3件)：

G11C 11/34 335 C ,  H01L 27/04 B ,  H01L 27/10 381

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-027394   出願人：三菱電機株式会社
• 特開平4-192176
  
• 特開平4-192176