特許
J-GLOBAL ID：200903059247650571
メモリアドレスバス試験方式
発明者：
出願人/特許権者：
代理人 (1件)：
熊谷 雄太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-015723
公開番号（公開出願番号）：特開2000-215110
出願日： 1999年01月25日
公開日（公表日）： 2000年08月04日
要約：
【要約】【課題】 従来のメモリアドレスバス試験方式では複数のメモリモジュールから構成されたメモリに関して、全てのメモリモジュールに分配されたアドレスバスについての試験が行われないということ、及びアドレスバスのブリッジ障害を検出できないという問題があった。【解決手段】 メモリモジュール1-4〜7のそれぞれの最小アドレスと最大アドレスを求め、該最小アドレスとメモリモジュール内アドレス選択バス1-2の1ビットのみ“1”とした試験アドレスのライトリード試験と、最大アドレスとメモリモジュール内アドレス選択バス1-2の1ビットのみ“0”とした試験アドレスのライトリード試験をメモリモジュール選択バス1-3の値を変更し、全メモリモジュールにて実施することによりアドレスバスの正常性を確認する。
請求項（抜粋）：
複数のメモリモジュールによって構成されるメモリのアドレスバスの正常性を試験する方式であって、メモリモジュール内の最小アドレスと最大アドレスを求める手段と、該最小アドレスにオール“0”を書き込み、最小アドレスの任意の“0”であるビット位置を“1”とした試験アドレスにそのアドレス値と同一のデータを書き込み後、該最小アドレスを読み出し、オール“0”であることにより該任意のビット位置に0スタックがないことを確認する手段と、前記最大アドレスにオール“1”を書き込み、最大アドレスの任意の“1”であるビット位置を“0”とした試験アドレスにそのアドレス値と同一のデータを書き込み後、該最大アドレスを読み出し、オール“1”であることにより該任意のビット位置に1スタックがないことを確認する手段と、前記試験アドレスを順次読み出し、書き込みデータと同一であることにより該試験アドレスにブリッジ障害がないことを確認する手段と、前記の試験手段を各メモリモジュール毎に行う手段と、を備えたことを特徴とするメモリアドレスバス試験方式。
IPC (2件)：
G06F 12/16 330
, G06F 11/22 370
G06F 12/16 330 A
, G06F 11/22 370 E
5B018GA03
, 5B018HA01
, 5B018JA13
, 5B018JA22
, 5B018MA32
, 5B018MA34
, 5B018QA13
, 5B048AA06
, 5B048AA19
, 5B048CC02
, 5B048DD05
, 5B048EE06
