特許
J-GLOBAL ID：200903059514850615
電界効果トランジスタの製造方法及びその集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-018718
公開番号（公開出願番号）：特開平6-232165
出願日： 1993年02月05日
公開日（公表日）： 1994年08月19日
要約：
【要約】 (修正有)【目的】 高出力で高効率な複数種類のMESFETを効率良く生産する製造方法を提供する。【構成】 半導体基板1表面に形成されたチャネル層8上に、厚さaの単層のレジストパターン11を間隔bだけ離して2つ以上形成し、このパターンをマスクとしてソース領域A及びドレイン領域C以外の領域であり、該パターン11間の基板1中に不純物イオンが注入されない角度θで、かつチャネル層8と同一導電型になる不純物イオンをソース領域側に傾斜方向、またドレイン領域側へ傾斜方向からそれぞれ注入する。さらにレジストパターンをエッチングで縮小し、絶縁膜13を形成してパターン反転し、反転領域上にソース電極4とドレイン電極5を形成すると共に、これら両電極間にあるレジストパターン反転跡のうち、ソース電極4とする側にゲート電極3を形成して非対称構造のMESFETを製造する。
請求項（抜粋）：
半導体基板表面に形成された能動層上に、レジスト単層からなるレジストパターンを少なくとも2つ形成する第1の工程と、前記レジストパターンをマスクとし、ソース領域及びドレイン領域以外の領域であって該レジストパターン間の半導体基板中に不純物イオンが注入されない角度で、かつ該能動層と同一導電型となる不純物イオンをソース領域となる側に傾斜した方向及びドレイン領域となる側に傾斜した方向から、それぞれ注入する第2の工程と、前記レジストパターンをエッチングにより縮小し、さらに絶縁膜を堆積してパターン反転を行う第3の工程と、前記パターン反転領域上にソース電極及びドレイン電極を形成した後、さらに該ソース電極とドレイン電極間にあるレジストパターンの反転跡のうち、ソース電極とする側にゲート電極を形成する第4の工程を備えた電界効果トランジスタの製造方法。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 29/804
H01L 29/80 B
, H01L 29/80 F
, H01L 29/80 W
, H01L 29/80 L
