特許

J-GLOBAL ID：200903059542590939

メモリ制御装置

発明者： 橋本 均
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 高松 猛 ,  市川 利光 ,  橋本 公秀
公報種別：公開公報
出願番号（国際出願番号）：特願2004-273017
公開番号（公開出願番号）：特開2006-091966
出願日： 2004年09月21日
公開日（公表日）： 2006年04月06日
要約：

【課題】 限りあるメモリ容量を有効に使用する。【解決手段】 メモリアドレスの順方向からアクセスする順方向ポインタでアクセスされる順方向領域と逆方向からアクセスする逆方向ポインタでアクセスされる逆方向領域とに分割される共有メモリ21を制御する共有メモリ制御装置100であって、前記順方向ポインタ及び前記逆方向ポインタを監視し、監視結果に基づいて、前記順方向領域及び前記逆方向領域の使用状況を検知する比較手段13,33と、検知した前記使用状況に応じて、前記順方向領域と前記逆方向領域との境界を変更する境界値変更手段20とを備える。【選択図】 図1

請求項（抜粋）：

メモリアドレスの順方向からアクセスする順方向ポインタでアクセスされる順方向領域と逆方向からアクセスする逆方向ポインタでアクセスされる逆方向領域とに分割されるメモリを制御するメモリ制御装置であって、 前記順方向ポインタ及び前記逆方向ポインタを監視する監視手段と、 監視結果に基づいて、前記順方向領域及び前記逆方向領域の使用状況を検知する検知手段と、 検知した前記使用状況に応じて、前記順方向領域と前記逆方向領域との境界を変更する境界変更手段と、 を備えるメモリ制御装置。

IPC (2件)：

G06F 12/02 ,  G06F 15/167

FI (3件)：

G06F12/02 510M ,  G06F12/02 510B ,  G06F15/167 A

Fターム (9件)：

5B045BB32 ,  5B045BB36 ,  5B045EE03 ,  5B045EE05 ,  5B060AA03 ,  5B060AA07 ,  5B060AA20 ,  5B060AB20 ,  5B060AC19

引用特許：

出願人引用 (1件)

• デュアルポートメモリを用いたCPU間通信シス テム
  公報種別：公開公報   出願番号：特願平8-091456   出願人：日本電気テレコムシステム株式会社, 日本電気株式会社