特許

J-GLOBAL ID：200903059644836797

半導体メモリセル及びその作製方法

発明者： 江守 孝之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-091588
公開番号（公開出願番号）：特開平8-191134
出願日： 1995年03月24日
公開日（公表日）： 1996年07月23日
要約：

【要約】【目的】一定の膜厚を有し得る構造の半導体メモリセル、及び強誘電体薄膜の特性劣化を引き起こし難い半導体メモリセルの作製方法を提供する。【構成】半導体メモリセルは、半導体基板10の表面より突出した頂面を有する素子分離領域11と、ソース・ドレイン領域13及びチャネル領域14と、ゲート酸化膜12/下部電極40/強誘電体薄膜41/上部電極42から成るゲート電極から構成されており、下部電極40の頂面と素子分離領域11の頂面が略同一平面にある。半導体メモリセルの作製方法は、素子分離領域を半導体基板に形成し、ソース・ドレイン領域及びチャネル領域を形成し、半導体基板上に強誘電体薄膜及び電極層を形成し、電極層及び強誘電体薄膜を選択的に除去して強誘電体薄膜及び電極から成るゲート電極を形成する工程を含む。

請求項（抜粋）：

(イ)素子分離領域を半導体基板に形成する工程と、(ロ)素子分離領域の間の半導体基板にソース・ドレイン領域及びチャネル領域を形成する工程と、(ハ)少なくとも素子分離領域の間の半導体基板上に強誘電体薄膜を形成し、次いで、該強誘電体薄膜上に電極層を形成する工程と、(ニ)該電極層及び該強誘電体薄膜を選択的に除去して、強誘電体薄膜及び電極から成るゲート電極を形成する工程、を含むことを特徴とする半導体メモリセルの作製方法。

IPC (8件)：

H01L 27/10 451 ,  H01L 21/265 ,  H01L 21/76 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 21/265 A ,  H01L 21/76 M ,  H01L 21/76 L ,  H01L 27/10 625 C ,  H01L 27/10 651 ,  H01L 29/78 371

引用特許：

審査官引用 (2件)

• 半導体記憶素子およびその製法
  公報種別：公開公報   出願番号：特願平3-281624   出願人：ローム株式会社
• 半導体記憶素子
  公報種別：公開公報   出願番号：特願平3-281625   出願人：ローム株式会社