特許

J-GLOBAL ID：200903059710407304

半導体集積回路の設計方法及び半導体集積回路の製造方法

発明者： 大川 眞一 ,  山田 利夫 ,  青木 正和
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2002-126275
公開番号（公開出願番号）：特開2003-316849
出願日： 2002年04月26日
公開日（公表日）： 2003年11月07日
要約：

【要約】【課題】 製品としての性能と製造上のリスク(歩留)とのバランスをコントロールすることができる設計方法を提供する。【解決手段】 回路素子特性等のタイミング変動要因のばらつき分布に基づいて設計対象回路の回路ノードにおける遅延時間のばらつき分布を求める第1処理(STP6)と、前記遅延時間のばらつき分布に基づいて設計対象回路の同期ポイントでの不良発生確率を算出する第2処理(STP7)と、前記同期ポイントでの不良発生確率に基づいて設計対象回路全体の不良発生確率を算出する第3処理(STP8)とを含む。タイミング変動要因を統計的なばらつき分布として扱い、チップ上の所要の同期ポイントでの不良発生確率を算定し、それを元にして算出される最終的なチップの不良発生確率を設計指標として、半導体集積回路を設計することができる。

請求項（抜粋）：

半導体集積回路の設計過程に、タイミング変動要因のばらつき分布に基づいて設計対象回路における動作タイミングのばらつき分布を求める第1処理と、前記動作タイミングのばらつき分布に基づいて設計対象回路の同期ポイントでの不良発生確率を算出する第2処理と、前記同期ポイントでの不良発生確率に基づいて設計対象回路全体の不良発生確率を算出する第3処理とを含むことを特徴とする半導体集積回路の設計方法。

IPC (6件)：

G06F 17/50 668 ,  G06F 17/50 666 ,  H01L 21/02 ,  H01L 21/82 ,  H01L 21/822 ,  H01L 27/04

FI (6件)：

G06F 17/50 668 S ,  G06F 17/50 666 V ,  H01L 21/02 Z ,  H01L 21/82 C ,  H01L 21/82 W ,  H01L 27/04 D

Fターム (20件)：

5B046AA08 ,  5B046BA03 ,  5B046JA01 ,  5F038CA17 ,  5F038CD02 ,  5F038CD09 ,  5F038CD12 ,  5F038CD13 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064CC09 ,  5F064EE42 ,  5F064EE43 ,  5F064EE46 ,  5F064EE47 ,  5F064HH02 ,  5F064HH09 ,  5F064HH10 ,  5F064HH12

引用特許：

審査官引用 (2件)

• 半導体装置設計用ライブラリ
  公報種別：公開公報   出願番号：特願2000-169315   出願人：日本電気株式会社
• 半導体集積回路の遅延計算装置及びその方法並びにタイミング検証装置及びその方法
  公報種別：公開公報   出願番号：特願平10-370811   出願人：松下電器産業株式会社