特許

J-GLOBAL ID：200903059840681688

半導体記憶装置

発明者： 高橋 弘樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-328827
公開番号（公開出願番号）：特開平11-162161
出願日： 1997年11月28日
公開日（公表日）： 1999年06月18日
要約：

【要約】【課題】 バンク数が増加してもタイミング制御回路の回路面積を大幅に増加させない。【解決手段】 タイミング制御回路35から出力され各バンク1〜4を活性化状態またはプリチャージ状態とするための各種信号10、12〜16の状態をバンク選択信号111〜114でラッチするためのラッチ回路61〜64を各バンク1〜4毎に設け、複数のバンク1〜4で1つのタイミング制御回路35を共有する。したがって、バンク数が増加してもタイミング制御回路は1つのままですみ、タイミング制御回路の回路面積は大幅に増加しない。

請求項（抜粋）：

複数のバンクと、前記複数のバンクに対して共通に設けられ、前記各バンクを活性化状態とするための信号とプリチャージ状態とするための信号をそれぞれ予め与えられた順序およびタイミングで出力するタイミング制御回路と、前記各バンク毎に設けられ、前記タイミング制御回路から出力された信号の状態をラッチするラッチ回路とを有する半導体記憶装置。

IPC (4件)：

G11C 11/401 ,  G11C 11/41 ,  G11C 11/409 ,  G11C 11/407

FI (4件)：

G11C 11/34 362 H ,  G11C 11/34 301 E ,  G11C 11/34 353 F ,  G11C 11/34 354 C

引用特許：

出願人引用 (1件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平5-085220   出願人：株式会社東芝

審査官引用 (1件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平5-085220   出願人：株式会社東芝