特許
J-GLOBAL ID：200903027901035033
半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-085220
公開番号（公開出願番号）：特開平6-275071
出願日： 1993年03月19日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】 高速動作するCPUを用いたコンピュータシステムなどにおいて、単一クロックでメモリとCPUを動作させることにより、クロックの制御を簡略化し、CPUの高速化に対応した高速動作可能なメモリを実現する。【構成】 複数バンクに別れたメモリセルアレイのバンクI回路34、バンクII回路35毎にバンクI用アドレスラッチ32とバンクII用アドレスラッチ33を配置し、ロウアドレスバッファ2、19からのアドレスを、アドレスラッチ32、33にラッチすることによりバンクI活性化/プリチャージ指定部26、バンクII活性化/プリチャージ指定部27を通じて各バンクの活性化を行い、各バンクのリフレッシュやプリチャージは全体で1系統設けられるオートリフレッシュ検知部6、セルフリフレッシュ検知部12、プリチャージ検知部23からの検知信号に基づいて活性化/プリチャージ指定部26、27を通じてバンク毎に行わせる。
請求項（抜粋）：
加えられた各種のコマンドを検知し、加えられたコマンドに応じた動作を行なう、複数のメモリセルを有する、半導体メモリ装置において、前記複数のメモリセルは複数のバンクに分割されており、前記コマンドのうちのあるものを検知するあるコマンド検知手段は、前記複数のバンクに共通に1つだけ設けている、半導体メモリ装置。
IPC (2件)：
G11C 11/406
, G06F 12/06 570
