特許
J-GLOBAL ID：200903059973232967

半導体装置および表示駆動装置

発明者：
両澤 克彦

両澤 克彦 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 荒船 博司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-072040
公開番号（公開出願番号）：特開2003-273228
出願日： 2002年03月15日
公開日（公表日）： 2003年09月26日
要約：
【要約】【課題】 a-SiTFTによりシフトレジスタ等の回路を構成する場合において、消費電流を抑制するとともに動作を安定させ、表示駆動装置を構成した場合に表示品位を向上させることができる半導体装置および表示駆動装置を提供すること。【解決手段】 シフトレジスタを構成する段RS(1)〜段RS(n)(nは正の整数)の各段RS(k)を構成する各トランジスタを薄膜トランジスタにより形成し、このうちのQ50をダブルゲート構造とし、トップゲート端子TGに、ボトムゲート端子BGに0[V]が印加されたときにドレイン、ソース間に流れるリーク電流を最小限に低減する所定の電圧Vcを印加する。更に、Q40もダブルゲート構造としてもよい。これにより、シフトレジスタの消費電流を抑制するとともに動作を安定させることができる。このシフトレジスタを表示駆動装置に適用した場合、表示品位を向上させることができる。
請求項（抜粋）：
入力信号が印加される第1のトランジスタと、反転入力信号が印加される第2のトランジスタが直列に接続され、所定の出力信号を出力する第1のインバータ回路を含む半導体装置において、前記第1のトランジスタおよび前記第2のトランジスタは薄膜トランジスタからなり、少なくとも前記第1のトランジスタは、対向して配置される第1ゲート及び第2ゲートを備えるダブルゲート構造のトランジスタであり、前記該第1ゲートを信号入力端とし、前記第2ゲートに、前記第1のトランジスタがオフ状態の時のリーク電流を低減する所定の電圧を印加する印加手段を備えることを特徴とする半導体装置。
IPC (7件)：
H01L 21/822 ,  G09G 3/20 611 ,  G09G 3/20 622 ,  G09G 3/36 ,  H01L 27/04 ,  H01L 29/786 ,  H03K 19/0948
FI (8件)：
G09G 3/20 611 A ,  G09G 3/20 622 E ,  G09G 3/36 ,  H01L 27/04 F ,  H01L 29/78 617 N ,  H01L 29/78 614 ,  H01L 29/78 613 Z ,  H03K 19/094 B
Fターム (48件)：
5C006AF75 ,  5C006BB16 ,  5C006BC03 ,  5C006BF03 ,  5C006BF26 ,  5C006BF27 ,  5C006BF34 ,  5C006EB05 ,  5C006FA36 ,  5C006FA47 ,  5C080AA10 ,  5C080BB05 ,  5C080DD26 ,  5C080DD30 ,  5C080FF11 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ05 ,  5C080JJ06 ,  5F038AV06 ,  5F038CD04 ,  5F038CD06 ,  5F038DF01 ,  5F038EZ06 ,  5F038EZ20 ,  5F110AA06 ,  5F110AA09 ,  5F110BB02 ,  5F110BB03 ,  5F110CC07 ,  5F110DD02 ,  5F110EE30 ,  5F110GG02 ,  5F110GG15 ,  5F110NN12 ,  5J056AA05 ,  5J056BB17 ,  5J056BB49 ,  5J056CC01 ,  5J056CC18 ,  5J056DD29 ,  5J056DD52 ,  5J056EE06 ,  5J056FF07 ,  5J056FF08 ,  5J056GG09 ,  5J056KK03
引用特許：
審査官引用 (2件)
  • 電子装置
    公報種別：公開公報   出願番号：特願2000-243935   出願人：カシオ計算機株式会社
  • 半導体装置および半導体表示装置
    公報種別：公開公報   出願番号：特願平11-104759   出願人：株式会社半導体エネルギー研究所

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