特許
J-GLOBAL ID：200903060101158401
高速低ゲ-ト/ドレイン容量DMOSデバイス
発明者：
出願人/特許権者：
代理人 (1件)：
本城 雅則 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-230748
公開番号（公開出願番号）：特開平6-204484
出願日： 1993年08月25日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 新規で改良された高速低ゲート/ドレイン容量DMOSデバイスを提供すること。【構成】 隣接するトランジスタの間のチャネル内に形成されるフィールド酸化物層(46)およびそのフィールド酸化物層を形成する際に用いたものと同じ開口を介して注入される不純物(44)を有するDMOSデバイス(30)が本発明により提供される。ゲート(50)は、フィールド酸化物(46)上に堆積され、そのフィールド酸化物(46)によって支持エピタキシャル層(34)から隔てられ、ゲート・ドレイン容量を減少させる。フィールド酸化物(46)下に注入された不純物(44)は、デバイス(30)のON抵抗を減少させる。
請求項（抜粋）：
基板(32)を提供する段階;前記基板(32)の表面上に第1導電性を有する第1材料層(34)を形成する段階;前記第1材料層(34)上に相対的に厚い絶縁材料層(46)を形成する段階;前記相対的に厚い絶縁材料層上に相対的に薄い絶縁材料層(48)を形成する段階;前記相対的に厚い絶縁材料層(46)上における相対的に薄い絶縁材料層(48)上にゲート層(50)を形成する段階;前記第1導電性とは異なる第2導電性の第1,第2の距離を隔てた領域(36)を、前記第1の層(34)内に拡散する段階であって、前記第1および第2の距離を隔てた領域(36)は前記相対的に厚い絶縁材料層によって隔てられて対抗する側に配置される段階;および前記第1導電性の第1,第2の距離を隔てた領域(38)を前記第2導電性の前記第1,第2領域内に拡散する段階であって、前記相対的に薄い絶縁材料層(48)と前記ゲート層(50)の一部分とが前記第2導電性の前記第1,第2の距離を隔てた領域(36)の一部分と前記第1導電性の前記第1,第2の距離を隔てた領域(36)の一部分とを覆うように、前記第2導電性の前記第1,第2の距離を隔てた領域(36)と前記第1導電性の前記第1,第2の距離を隔てた領域(38)とは配置される段階;から構成されることを特徴とする高速低ゲート/ドレイン容量DMOSデバイスを形成する方法。
FI (2件)：
H01L 29/78 321 S
, H01L 29/78 321 G
