特許

J-GLOBAL ID：200903060101621039

メモリ制御装置

発明者： 平松 達夫 ,  斎藤 覚
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2000-319213
公開番号（公開出願番号）：特開2002-132572
出願日： 2000年10月19日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】本発明は、CPUから与えられるデータをメモリへ書き込む際、バッファ内のバンクの切換動作に時間的な制限を与えることで、その処理速度を向上させたメモリ制御装置を提供することを目的とする。【解決手段】バッファ2内でデータが書き込まれているバンクがメモリフルの状態になったとき、又は、このバンクにデータが書き込まれてから所定時間が経過するまでにデータの入力がないとき、バッファ制御部3が、この書き込み用のバンクを読み出し可能とするとともに、次のバンクを書き込み用のバンクとする。又、バッファ2内でデータが読み出されているバンクに格納されているデータが全て読み出されたとき、バッファ制御部3が、この読み出し用のバンクを書き込み可能とするとともに、次のバンクを読み出し用のバンクとする。

請求項（抜粋）：

データ格納用メモリへのデータの書き込み及び読み出しを制御するメモリ制御装置において、前記データ格納用メモリへ書き込まれるデータを一時格納する複数のバンクが設けられたバッファと、前記バッファにデータが与えられると時間の計測を開始するタイマと、前記バッファ内の各バンクに格納されたデータを読み出して前記メモリへの書き込みを行うとともに、前記メモリからのデータの読み出しを行うメモリ制御部と、前記バッファ内の各バンクの動作状態を、書き込みが行われる書き込み状態及び読み出しが行われる読み出し状態の2つの状態間で切り換えるバッファ制御部と、を有し、前記バッファ内の1つのバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該バンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該データが格納されたバンクが読み出し可能であると判断するとともに、入力されるデータを他の異なるバンクに書き込むように前記バッファを制御することを特徴とするメモリ制御装置。

Fターム (1件)：

5B060CB01

引用特許：

審査官引用 (4件)

• 特開昭60-193044
  
• ストアバッファ装置
  公報種別：公開公報   出願番号：特願平10-357479   出願人：株式会社日立製作所
• 特開昭60-193044
  
• 特開昭58-208982