不揮発性半導体メモリ

発明者： , ,
出願人/特許権者：
代理人 (2件)：伊丹勝 , 田村和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-132944
公開番号（公開出願番号）：特開2009-283602
出願日： 2008年05月21日
公開日（公表日）： 2009年12月03日
要約：

【課題】アンチヒューズ素子を内蔵し動作信頼性が高い小型の不揮発性半導体メモリを提供することを目的とする。【解決手段】一端に第1の電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続されるバリアトランジスタと、一端が前記バリアトランジスタの他端側に接続され他端が接地と接続される選択トランジスタとを備えるメモリセルを複数配置して構成されるメモリセルアレイと、前記第1の電圧が供給される第1の電源端子と、前記第1の電圧が第1の値を超えたことを検知した場合第1の信号を出力する検知回路と、第2の電圧が供給される第2の電源端子と、前記第1の信号が前記検知回路から出力された場合前記第2の電圧を昇圧して第3の電圧を生成し前記バリアトランジスタのゲートに第3の電圧を出力する昇圧回路とを備える。【選択図】図1

請求項（抜粋）：

一端に第1の電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続されるバリアトランジスタと、一端が前記バリアトランジスタの他端側に接続され他端が接地と接続される選択トランジスタとを備えるメモリセルを複数配置して構成されるメモリセルアレイと、データの書き込み時において前記メモリセルを選択するため前記選択トランジスタのゲートに接続されるワード線と、前記第1の電圧が供給される第1の電源端子と、前記第1の電源端子と接続され前記第1の電圧が第1の値を超えたことを検知した場合第1の信号を出力する検知回路と、第2の電圧が供給される第2の電源端子と、前記第2の電源端子、及び前記検知回路と接続され前記第1の信号が前記検知回路から出力された場合前記第2の電圧を昇圧して第3の電圧を生成し前記バリアトランジスタのゲートに第3の電圧を出力する昇圧回路とを備えることを特徴とする不揮発性半導体メモリ。

IPC (3件)：

H01L 21/82 , H01L 27/10 , G11C 17/14

FI (5件)：

H01L21/82 F , H01L27/10 431 , H01L27/10 461 , G11C17/06 B , H01L21/82 R

Fターム (20件)：

5B125BA16 , 5B125CA16 , 5B125DA09 , 5B125DB12 , 5B125EE03 , 5B125EG02 , 5B125EH02 , 5B125EJ02 , 5B125EK01 , 5B125EK02 , 5F064BB09 , 5F064BB13 , 5F064BB14 , 5F064BB15 , 5F064BB23 , 5F064CC09 , 5F064FF28 , 5F064FF45 , 5F083CR14 , 5F083ZA12

引用特許：

出願人引用 (1件)

リード/プログラム電位発生回路
公報種別：公開公報出願番号：特願2003-276102 出願人：株式会社東芝

前のページに戻る