特許
J-GLOBAL ID:200903060337082805
集積回路の製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
泉 和人
公報種別:公開公報
出願番号(国際出願番号):特願平6-164692
公開番号(公開出願番号):特開平7-099237
出願日: 1994年06月23日
公開日(公表日): 1995年04月11日
要約:
【要約】【目的】 集積回路用のような半導体基板中で充分に平面化された溝分離領域、例えば、溝分離フィールド・オキサイド領域、または薄膜半導体デバイスが形成される溝分離半導体領域を形成する方法を提供する。【構成】 溝充填材料の一様な層および化学機械研磨レジスト材料の一様な層の少なくとも1つの層で溝を充填し、溝内の化学機械研磨レジスト層は、その溝の中心領域において、半導体基板の化学機械研磨レジスト材料の表面層と同一面の停止層を供給し、その結果製造された構造を、化学機械研摩によって平面化し、基板の平面上に延びる層および溝の中心領域の研磨停止層の同一面を選択的に除去する。
請求項(抜粋):
化学機械研磨レジスト材料の表面層を有し、急な側壁溝を内部に形成するための半導体基板を供給し、溝充填材料の一様な層および化学機械研磨レジスト材料の一様な層の少なくとも1つの層で溝を充填し、溝内の化学機械研磨レジスト層は、その溝の中心領域において、半導体基板の化学機械研磨レジスト材料の表面層と同一面の停止層を供給し、その結果製造された構造を、化学機械研摩によって平面化し、基板の平面上に延びる層および溝の中心領域の研磨停止層の同一面を選択的に除去することを特徴とする集積回路の製造方法。
IPC (2件):
H01L 21/76
, H01L 21/304 321
引用特許:
審査官引用 (30件)
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特開平3-159258
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特開平3-159258
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特開昭62-101034
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特開昭62-101034
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特開昭52-053672
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特開昭52-053672
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特開昭56-058269
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特開昭56-058269
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素子分離領域形成方法及び半導体装置の製造方法並びに半導体装置
公報種別:公開公報
出願番号:特願平4-146842
出願人:ソニー株式会社
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ポリッシュ工程を備えたトレンチアイソレーションの形成方法及び半導体装置の製造方法
公報種別:公開公報
出願番号:特願平4-285052
出願人:ソニー株式会社
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特開平3-148155
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特許第545263号
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特開平3-159258
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特開昭62-101034
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特開昭52-053672
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特開昭56-058269
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特開平3-159258
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特開昭62-101034
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特開昭52-053672
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特開昭56-058269
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特開平3-148155
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特許第545263号
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特開平3-159258
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特開昭62-101034
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特開昭52-053672
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特開昭56-058269
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特開平3-159258
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特開昭62-101034
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特開昭52-053672
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特開昭56-058269
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