特許
J-GLOBAL ID：200903060452937709
半導体集積回路、半導体集積回路の設計方法および製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-345720
公開番号（公開出願番号）：特開平10-189600
出願日： 1996年12月25日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】 基本セル部の再設計を不要とし、ソース・ドレイン領域の面積の増大を伴うことなく、集積密度を増大し、かつ迅速なパターン設計が可能なASIC-ICを提供する。【解決手段】 基本セルのソース・ドレイン領域12の上部の第1の層間絶縁膜13中の中継コンタクト5と、中継コンタクト5を介してソースドレイン領域12と電気的に接続される中継配線4と、中継配線の上部のコンタクトホール3と、コンタクトホール3を介して中継配線4と接続される金属配線層の第1の配線層とを少なくとも具備するゲートアレイを有する半導体集積回路である。
請求項（抜粋）：
所定の基本セルの上部に金属配線層を形成したASIC-ICであって、該基本セルを構成するソース・ドレイン領域の上部で、該ソースドレイン領域に直接接する第1のコンタクトホールのピッチ(以下「ピッチ1」という。)と、該金属配線層を構成する第1の配線層の下部で、該第1の配線層に直接接する第2のコンタクトホールのピッチ(以下「ピッチ2」という。)とが異なることを特徴とする半導体集積回路。
IPC (3件)：
H01L 21/3205
, H01L 21/8234
, H01L 27/088
H01L 21/88 Z
, H01L 27/08 102 D
