特許

J-GLOBAL ID：200903060471335566

ライト及び/もしくはリードアクセス優先順位管理装置

発明者： フレデリック ブト ,  安孫子 茂志
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-064450
公開番号（公開出願番号）：特開平8-050560
出願日： 1995年03月23日
公開日（公表日）： 1996年02月20日
要約：

【要約】 (修正有)【目的】 中央処理装置(CPU)と少なくとも1個のメモリ間のライト及び/もしくはリードアクセス優先順位を管理する装置を提供する。【構成】 該装置はメモリへの無効アクセスを管理する手段を含むことを特徴とし、少なくとも、メモリ内のライト及びリードアドレスの同等性をその都度調べて前記アドレスが同等である場合にはメモリへの無効アクセス状態を表す信号35を発生することができる1個のコンパレータ19と、前記無効アクセス信号35により制御されてCPUへの前記リードバス33を無効アクセスが存在しない場合にはメモリデータリードバス31’に接続し無効アクセスの場合にはCPUからメモリへデータを書き込むバス29;29’に接続してCPUによる無効アクセスの場合に前記メモリデータライトバスがCPUにより前記リードバスへ転換されるようにする1個のダイバージョンマルチプレクサ回路27と、を具備する。

請求項（抜粋）：

中央処理装置(CPU)と少なくとも1本のライトアドレスバス(23;23’)及びリードアドレスバス(21;21’)及び少なくとも1本のライトデータバス(29;29’)及びリードデータバス(31;31’)により前記中央処理装置に接続された少なくとも1個のメモリ(11)間のライト及び/もしくはリードアクセス優先順位を管理する装置であって、前記中央処理装置はいくつかのバスを介して前記メモリへ同時にアクセスするように設計されており、メモリへの無効アクセスを管理する手段を含むことを特徴とし、該管理装置は、少なくとも、メモリ内のライト及びリードアドレスの同等性をその都度調べて前記アドレスが同等である場合にはメモリへの無効アクセス状態を表す信号(35)を発生することができる1個のコンパレータ(19)と、前記無効信号(35)により制御されてCPUへの前記リードバスを無効アクセスが存在しない場合にはメモリデータリードバス(31;31’)に接続し無効アクセスの場合にはCPUからメモリへデータを書き込むバス(29;29’)に接続してCPUによる無効アクセスの場合に前記メモリデータライトバスがCPUにより前記リードバスへ転換されるようにする1個のダイバージョンマルチプレクサ回路(27)と、を具備する管理装置。

IPC (2件)：

G06F 12/00 560 ,  G06F 13/26

引用特許：

審査官引用 (2件)

• 記憶制御方式
  公報種別：公開公報   出願番号：特願平3-305605   出願人：株式会社日立製作所
• 特開平2-128249