特許

J-GLOBAL ID：200903060504448086

半導体メモリ装置

発明者： 石井 利生
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平11-202898
公開番号（公開出願番号）：特開2001-035939
出願日： 1999年07月16日
公開日（公表日）： 2001年02月09日
要約：

【要約】【課題】 半導体メモリ装置の電源電圧変動に対する安定性を向上させる。【解決手段】 SRAMメモリセルのディジット線DT,DBに交差させて高電位側電源配線3aを配置し、ディジット線DT,DBの全寄生容量の約半分が対高電位側配線3aの配線容量Cvddに設定する。これにより、電源電圧の変動に伴うメモリセル内CMOSインバータのスレッシュホールド電圧Vthと高インピーダンス状態のディジット線DT,DBの電位関係を保つことで、メモリセルの安定性を確保する。

請求項（抜粋）：

読出し/書込みを行うディジット線/ワード線を介して、アレイ状に配列されたメモリ・セルを有する半導体メモリ装置であって、前記ディジット線配線に隣接或いは交差する高電位側電源配線と該当ディジット配線との間の寄生配線容量をCvdd、前記ディジット線配線に隣接或いは交差する低電位側電源配線と該当ディジット配線との間の寄生配線容量をCgnd、信号配線と該当ディジット配線との間のクロストーク寄生容量をCcrossとした場合に、前記寄生容量相互の関係を、Cvdd ≒ Cgnd+Ccrossに設定したことを特徴とする半導体メモリ装置。

IPC (3件)：

H01L 21/8244 ,  H01L 27/11 ,  G11C 11/41

FI (2件)：

H01L 27/10 381 ,  G11C 11/34 345

Fターム (14件)：

5B015JJ15 ,  5B015KA38 ,  5B015KB74 ,  5B015PP02 ,  5F083BS00 ,  5F083BS27 ,  5F083GA11 ,  5F083GA12 ,  5F083GA30 ,  5F083LA11 ,  5F083LA12 ,  5F083LA16 ,  5F083LA17 ,  5F083LA18

引用特許：

出願人引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-349360   出願人：株式会社東芝
• 特開平4-366494