特許
J-GLOBAL ID：200903060597102010

半導体集積回路および液晶駆動装置

発明者：
金城 新

金城 新 について

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大門 一夫

大門 一夫 について

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遠藤 祐弘

遠藤 祐弘 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

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日立デバイスエンジニアリング株式会社

日立デバイスエンジニアリング株式会社 について


代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願2000-372580
公開番号（公開出願番号）：特開2002-176350
出願日： 2000年12月07日
公開日（公表日）： 2002年06月21日
要約：
【要約】【課題】 小振幅差動信号インターフェースを用いた入力回路において、クロック信号の立上り遅延と立下り遅延の差異をなくし、入力信号の中心電圧や電源電圧の許容変動範囲をある程度広くしたまま高速化を阻害しない入力回路を提供することにある。【解決手段】 クロック信号CLP,CLNおよびデータ信号DATAP,DATANがそれぞれ差動信号で入力される差動アンプ11〜13を備え、クロック信号の立上りと立下りのそれぞれに同期してデータ信号を内部に取り込む入力回路において、クロック信号CLP,CLNが入力される差動アンプが2個設けられ、これらの差動アンプ12,13の各正相入力端子と負相入力端子には差動クロック信号CLP,CLNの正相信号と負相信号がそれぞれ逆の関係で入力されるとともに、各差動アンプ12,13からはそれぞれ正相側入力と同相または負相側入力と同相の信号がデータ取込み用のタイミング信号として出力されるように構成する。
請求項（抜粋）：
クロック信号およびデータ信号がそれぞれ差動信号で入力される差動アンプを備え、上記クロック信号の立上りと立下りのそれぞれに同期して上記データ信号を内部に取り込む入力回路を有する半導体集積回路において、上記入力回路には、上記クロック信号が入力される差動アンプが2個設けられ、これらの差動アンプの各正相入力端子と負相入力端子には前記差動クロック信号の正相信号と負相信号がそれぞれ逆の関係で入力されるとともに、両差動アンプからはともに正相側入力と同相或いは負相側入力と同相の信号がデータ取込み用のタイミング信号として出力されるように構成されていることを特徴とする半導体集積回路。
IPC (2件)：
H03K 19/0175 ,  G06F 1/12
FI (2件)：
H03K 19/00 101 K ,  G06F 1/04 340 D
Fターム (9件)：
5J056AA01 ,  5J056BB17 ,  5J056CC01 ,  5J056CC02 ,  5J056DD13 ,  5J056DD29 ,  5J056FF01 ,  5J056FF07 ,  5J056FF09
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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